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cadence.spb.15.2. 文章 最新資訊

Cadence驗(yàn)證IP為ARM AMBA 4協(xié)議大幅縮短驗(yàn)證周轉(zhuǎn)時(shí)間

  • 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)，日前宣布使用ARM AMBA協(xié)議類(lèi)型的Cadence驗(yàn)證IP(VIP)實(shí)現(xiàn)多個(gè)成功驗(yàn)證項(xiàng)目，這是業(yè)界最廣泛使用的AMBA協(xié)議系列驗(yàn)證解決方案之一。
  • 關(guān)鍵字： Cadence  ARM  SoC  

Cortex-A50的希望：14nm ARM成功流片

  • 　　電子設(shè)計(jì)企業(yè)Cadence Design Systems, Inc.今天宣布，借助IBM FinFET晶體管技術(shù)，已經(jīng)成功流片了14nm工藝的ARM Cortex-M0處理器試驗(yàn)芯片。 　　 ? 　　Cadence、ARM、IBM三者之間已經(jīng)達(dá)成了多年的合作協(xié)議 　　Cadence、ARM、IBM三者之間已經(jīng)達(dá)成了多年的合作協(xié)議，共同開(kāi)發(fā)14nm以及更先進(jìn)的半導(dǎo)體工藝，14nm芯片和生態(tài)系統(tǒng)就是三方合作的一個(gè)重要里程碑。 　　這次的試驗(yàn)芯片主要是用來(lái)對(duì)14nm工藝設(shè)計(jì)IP的
  • 關(guān)鍵字： Cadence  芯片  FinFET  

Cadence技術(shù)與Allegro Package Designer為掌上消費(fèi)電子市場(chǎng)而優(yōu)化

  • 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence 設(shè)計(jì)系統(tǒng)公司 (NASDAQ: CDNS)，日前宣布其Allegro? 16.6 Package Designer與系統(tǒng)級(jí)封裝(SiP)布局解決方案支持低端IC封裝要求，滿(mǎn)足新一代智能手機(jī)、平板電腦、超薄筆記本電腦的需要。
  • 關(guān)鍵字： Cadence  Allegro  IC封裝  

Cadence簽收解決方案為STMicroelectronics帶來(lái)上市優(yōu)勢(shì)

  • 全球電子設(shè)計(jì)創(chuàng)新Cadence設(shè)計(jì)系統(tǒng)公司 (NASDAQ: CDNS)，日前宣布服務(wù)于廣泛電子應(yīng)用領(lǐng)域的全球半導(dǎo)體領(lǐng)先企業(yè)STMicroelectronics，通過(guò)改用Cadence的簽收解決方案將一款28納米系統(tǒng)級(jí)芯片(SoC)的設(shè)計(jì)周期縮短了數(shù)周時(shí)間。
  • 關(guān)鍵字： Cadence  SoC  

CSR實(shí)現(xiàn)系統(tǒng)加速低功耗、混合信號(hào)芯片流片

  • 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)宣布，緊湊型、多媒體及云領(lǐng)域的創(chuàng)新芯片及軟件解決方案的全球供應(yīng)商CSR plc (LSE: CSR; NASDAQ: CSRE)使用Cadence Encounter Digital Implementation(EDI)系統(tǒng)、Cadence Incisive Enterprise Simulator(IES)以及Cadence Conformal Low Power(CLP)加速了一款復(fù)雜低功耗、混合信號(hào)芯片的流片。
  • 關(guān)鍵字： Cadence  芯片  CSR  

Cadence推出驗(yàn)證調(diào)試器,實(shí)現(xiàn)顯著的效率提升和時(shí)間節(jié)省

  • 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)，日前宣布推出Incisive?調(diào)試分析器，這是一款全新的面向RTL、測(cè)試平臺(tái)與SoC驗(yàn)證的創(chuàng)新驗(yàn)證調(diào)試產(chǎn)品，能實(shí)現(xiàn)調(diào)試時(shí)間與資源投入的大幅節(jié)省。
  • 關(guān)鍵字： Cadence  SoC  調(diào)試器  

Cadence推出最新版Allegro印刷電路板(PCB)技術(shù)

  • 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)，于近日宣布推出最新版Allegro?印刷電路板(PCB)技術(shù)，解決客戶(hù)對(duì)于高效產(chǎn)品開(kāi)發(fā)的簡(jiǎn)化解決方案的需要。
  • 關(guān)鍵字： Cadence  PCB  Allegro  

Cadence發(fā)布OrCAD 16.6,PSpice性能提高達(dá)20%

  • 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(納斯達(dá)克：CDNS) 于2012年9月25日發(fā)布了具有一系列新功能的Cadence? OrCAD? 16.6 PCB設(shè)計(jì)解決方案，用戶(hù)定制功能增強(qiáng)，模擬性能提高20%， 使用戶(hù)得以更快、更有預(yù)見(jiàn)性地創(chuàng)建產(chǎn)品。
  • 關(guān)鍵字： Cadence  OrCAD  

凌力爾特推出15.5dB增益構(gòu)件LTC6431-15

  • 凌力爾特公司 (Linear Technology Corporation) 推出 15.5dB 增益構(gòu)件 LTC6431-15，該器件可在 50Ω 環(huán)境中及 20MHz 至 1GHz (乃至更高頻率) 范圍內(nèi)實(shí)現(xiàn)高動(dòng)態(tài)范圍。該器件采用先進(jìn)的 SiGe 工藝制造，有兩個(gè)性能級(jí)版本。在 240MHz 時(shí)，A 級(jí)版本 OIP3 的典型值是 47dBm，并經(jīng)過(guò)全面測(cè)試，保證最小值為 44dBm。
  • 關(guān)鍵字： 凌力爾特  電源  LTC6431-15  

Cadence首個(gè)DDR4 Design IP解決方案在28納米級(jí)芯片上得到驗(yàn)證

  • 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(Cadence Design Systems, Inc.) (NASDQ： CDNS) 日前宣布，Cadence DDR4 SDRAM PHY 和存儲(chǔ)控制器Design IP的首批產(chǎn)品在TSMC的28HPM和28HP技術(shù)工藝上通過(guò)硅驗(yàn)證。
  • 關(guān)鍵字： Cadence  DRAM  DDR4  

Cadence助力Denso大幅提升IC設(shè)計(jì)效率

  •  　　Cadence設(shè)計(jì)系統(tǒng)公司日前宣布，汽車(chē)零部件生產(chǎn)商Denso公司在改用了Cadence定制/模擬與數(shù)字流程之后，在低功耗混合信號(hào)IC設(shè)計(jì)方面實(shí)現(xiàn)了質(zhì)量與效率的大幅提升。將Cadence Encounter RTL-to-GDSII流程應(yīng)用于設(shè)計(jì)的數(shù)字部分之后，Denso表示比之前采用的流程減小了10%的面積，功耗降低了20% 。在設(shè)計(jì)的模擬部分，根據(jù)多次測(cè)試的數(shù)據(jù)結(jié)果，Denso使用Cadence Virtuoso定制/模擬流程(6.1版)實(shí)現(xiàn)了30%的效率提升，并預(yù)計(jì)在實(shí)際設(shè)計(jì)上也有相
  • 關(guān)鍵字： Cadence  IC設(shè)計(jì)  

基于MRF24J40的IEEE802.15.4無(wú)線收發(fā)器電路方案設(shè)計(jì)

  • 　1 IEEE802.15.4收發(fā)器芯片MRF24J40　　IEEE802.15.4 無(wú)線收發(fā)器MRF24J40芯片內(nèi)部包含有SPI接口、控制寄存器、MAC模塊、PHY驅(qū)動(dòng)器四個(gè)主要的功能模塊，支持 IEEE802.15.4，MiWiTM，ZigBee等協(xié)議，工作在2.405～2.48
  • 關(guān)鍵字： 電路  方案設(shè)計(jì)  收發(fā)器  無(wú)線  MRF24J40  IEEE802.15.4  基于  

Denso采用Cadence混合信號(hào)、低功耗解決方案

  • 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)日前宣布，汽車(chē)零部件生產(chǎn)商Denso公司在改用了Cadence定制/模擬與數(shù)字流程之后，在低功耗混合信號(hào)IC設(shè)計(jì)方面實(shí)現(xiàn)了質(zhì)量與效率的大幅提升。將Cadence Encounter RTL-to-GDSII流程應(yīng)用于設(shè)計(jì)的數(shù)字部分之后，Denso表示比之前采用的流程減小了10%的面積，功耗降低了20% 。
  • 關(guān)鍵字： Cadence  Denso  混合信號(hào)  

Cadence PCB設(shè)計(jì)使用筆記

  • 一、安裝：
    SPB15.2 CD1～3，安裝1、2，第3為庫(kù)，不安裝
    License安裝：
    設(shè)置環(huán)境變量lm_license_file D:Cadencelicense.dat
    修改license中SERVER yyh ANY 5280為SERVER zeng ANY 5280二、用Design Entry CIS
  • 關(guān)鍵字： Cadence  PCB  使用筆記    

Cadence PCB設(shè)計(jì)仿真技術(shù)介紹

  • Cadence PCB設(shè)計(jì)仿真技術(shù)提供了一個(gè)全功能的模擬仿真器，并支持?jǐn)?shù)字元件幫助解決幾乎所有的設(shè)計(jì)挑戰(zhàn)，從高頻系統(tǒng)到低功耗IC設(shè)計(jì)，這個(gè)強(qiáng)大的仿真引擎可以容易地同各個(gè)Cadence PCB原理圖輸入工具結(jié)合，加速了上市時(shí)間
  • 關(guān)鍵字： Cadence  PCB  仿真技術(shù)    
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cadence.spb.15.2.介紹

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