cadence.spb.15.2. 文章 最新資訊
CADENCE PCB設(shè)計技術(shù)方案
- CADENCE PCB設(shè)計解決方案能為解決與實(shí)現(xiàn)高難度的與制造密切相關(guān)的設(shè)計提供完整的設(shè)計環(huán)境,該設(shè)計解決方案集成了從設(shè)計構(gòu)想至最終產(chǎn)品所需要的一切設(shè)計流程,包含設(shè)計輸入元件庫工具、PCB編輯器和一個自動/交互連布線
- 關(guān)鍵字: CADENCE PCB 設(shè)計技術(shù) 方案
Cadence宣布已助力一款20納米測試芯片成功流片
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS),日前宣布其已助力STMicroelectronics的一款20納米測試芯片成功流片,采用定制模擬與數(shù)字方法學(xué),實(shí)現(xiàn)20納米高級工藝節(jié)點(diǎn)的混合信號SoC設(shè)計。兩家公司的工程師緊密合作開發(fā)技術(shù),使用含有Cadence Encounter和Virtuoso平臺的方法進(jìn)行設(shè)計、實(shí)現(xiàn)與簽核,以及開發(fā)基礎(chǔ)IP和一個面向20納米工藝的基于SKILL的工藝設(shè)計包(PDK)。
- 關(guān)鍵字: Cadence 20納米
Nufront第三代處理器采用Cadence接口IP解決方案
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司 (NASDAQ: CDNS),日前宣布Nufront(新岸線)的NS115芯片組采用了Cadence可配置的DDR3/3L/LPDDR2存儲控制器與硬化PHY IP核,應(yīng)用于其雙核ARM Cortex –A9移動應(yīng)用處理器。TSMC 40LP工藝, 32位DDR3/LPDDR2接口的數(shù)據(jù)傳輸速率最高可達(dá)800Mbps,并能提供對超薄筆記本、平板電腦和智能手機(jī)等產(chǎn)品至關(guān)重要的基于數(shù)據(jù)流量的自動功耗管理。 Cadence 的DDR3/3L/LPDDR2 IP
- 關(guān)鍵字: Cadence DDR2 IP核
基于IEEE 802.15.4/ZigBee標(biāo)準(zhǔn)的WSN解析方案

- 引言以傳感器和自組織網(wǎng)絡(luò)為代表的無線應(yīng)用并不需要較高的傳輸帶寬,但卻要求具有較低的傳輸延時和極低的功率消耗,使用戶能擁有較長的電池壽命和較多的器件陣列。IEEE802.15.4/ZigBee標(biāo)準(zhǔn)把低功耗、低成本作為主要目
- 關(guān)鍵字: 解析 方案 WSN 標(biāo)準(zhǔn) IEEE 802.15.4/ZigBee 基于
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