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中芯國際采用Cadence公司 DFM 和低功耗硅技術(shù)

　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司，今天宣布中國最大的半導(dǎo)體晶圓廠中芯國際集成電路制造有限公司，已經(jīng)將Cadence? Silicon Realization產(chǎn)品作為其65納米參考流程4.1版本(Reference Flow 4.1)可制造性設(shè)計(jì)(DFM)以及低功耗技術(shù)的核心。以Cadence Encounter Digital Implementation System為基礎(chǔ)，兩家公司合作為65納米系統(tǒng)級芯片(SoC)設(shè)計(jì)提供了一個(gè)完整的端到端的Silicon Realiza
關(guān)鍵字：中芯國際 Cadence 65納米

ZigBee基本技術(shù)

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： ZigBee IEEE802.15.4 基礎(chǔ)知識控制網(wǎng)絡(luò)

中芯國際采用Silicon Realization 技術(shù)構(gòu)建其65納米參考流程

　　Cadence 設(shè)計(jì)系統(tǒng)公司12月6日宣布，中國最大的半導(dǎo)體晶圓廠中芯國際集成電路制造有限公司已經(jīng)將CadenceR Silicon Realization 產(chǎn)品作為其65納米參考流程4.1版本(Reference Flow 4.1)可制造性設(shè)計(jì)(DFM)以及低功耗技術(shù)的核心。以 Cadence Encounter Digital Implementation System 為基礎(chǔ)，兩家公司合作為65納米系統(tǒng)級芯片(SoC)設(shè)計(jì)提供了一個(gè)完整的端到端的 Silicon Realization 流程。
關(guān)鍵字： Cadence 晶圓可制造性設(shè)計(jì)

Cadence劉國軍：65nm及以下芯片設(shè)計(jì)要破傳統(tǒng)

　　幾年前，65nm芯片設(shè)計(jì)項(xiàng)目已經(jīng)在中國陸續(xù)開展起來。中國芯片設(shè)計(jì)企業(yè)已逐步具備65nm芯片的設(shè)計(jì)能力。同時(shí)，由于65nm與以往更大特征尺寸的設(shè)計(jì)項(xiàng)目確實(shí)有很大不同，因此，對一些重要環(huán)節(jié)需要產(chǎn)業(yè)上下游共同關(guān)注。　　關(guān)注一如何確保IP質(zhì)量　　雖然IP問題與65nm芯片設(shè)計(jì)并不直接相關(guān)，由于他們的一些客戶在實(shí)際設(shè)計(jì)項(xiàng)目中遇到的比較大的問題之一就是IP質(zhì)量問題，因此應(yīng)該引起業(yè)界的關(guān)注。　　隨著芯片設(shè)計(jì)采用更先進(jìn)的工藝技術(shù)，芯片規(guī)模越來越大，對IP的需求越來越多。　　目前不同IP來源，不同代工
關(guān)鍵字： Cadence 芯片 65nm

Cadence與ARM合作開發(fā)ARM優(yōu)化型系統(tǒng)實(shí)現(xiàn)方案

　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天宣布拓展其與ARM的合作關(guān)系，為ARM處理器開發(fā)一個(gè)優(yōu)化的系統(tǒng)實(shí)現(xiàn)解決方案，將實(shí)現(xiàn)端到端的流程，包括一個(gè)全套的可互用型工具、ARM® 處理器和實(shí)體IP、內(nèi)置Linux到GDSII的方法學(xué)與服務(wù)。為了加快該解決方案的采用，Cadence將會提供完善的補(bǔ)充材料，如指南手冊與學(xué)習(xí)材料，包括兩本方法學(xué)參考書，并拓展服務(wù)、方法學(xué)與培訓(xùn)機(jī)構(gòu)的生態(tài)系統(tǒng)。　　“軟件復(fù)雜性的不斷攀升驅(qū)使系統(tǒng)成本的提升，業(yè)界領(lǐng)先企業(yè)需要聯(lián)合起來，提供可靠而節(jié)約
關(guān)鍵字： Cadence 電子設(shè)計(jì) ARM

國民技術(shù)選擇Cadence作為先進(jìn)工藝系統(tǒng)SOC設(shè)計(jì)的優(yōu)選供應(yīng)商

　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天宣布，中國領(lǐng)先的無工廠IC設(shè)計(jì)企業(yè)國民技術(shù)股份有限公司在對Cadence® Virtuoso®、Encounter®、以及系統(tǒng)級封裝(SiP)技術(shù)進(jìn)行了縝密的評估后，認(rèn)為Cadence技術(shù)和方法學(xué)的強(qiáng)大組合，可幫助國民技術(shù)更好地實(shí)現(xiàn)在先進(jìn)工藝條件下，復(fù)雜的系統(tǒng)級SOC的高品質(zhì)設(shè)計(jì)。寄予這樣的評估國民技術(shù)選擇Cadence公司作為公司設(shè)計(jì)的EDA優(yōu)選供應(yīng)商，應(yīng)用其EDA軟件開發(fā)安全、通信電子市場尖端的系統(tǒng)級芯片(SoC)。國
關(guān)鍵字： Cadence IC設(shè)計(jì) Virtuoso Encounter

Cadence針對28納米工藝為TSMC模擬/混合信號設(shè)計(jì)參考流程1.0版提供廣泛支持

　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)導(dǎo)廠商Cadence設(shè)計(jì)系統(tǒng)公司今天宣布，支持臺灣積體電路制造股份有限公司 (以下簡稱TSMC) 模擬/混合信號(以下簡稱AMS)設(shè)計(jì)參考流程1.0版，以實(shí)現(xiàn)先進(jìn)的28納米工藝技術(shù)。Cadence與TSMC在這項(xiàng)全新設(shè)計(jì)參考流程上的合作，將可協(xié)助促進(jìn)高級混合信號設(shè)計(jì)的上市時(shí)間，幫助降低在設(shè)計(jì)基礎(chǔ)架構(gòu)的多余投資，并提高投資回報(bào)率。　　“與Cadence之間的合作伙伴關(guān)系，是客戶實(shí)現(xiàn)高級模擬/混合信號設(shè)計(jì)成功不可或缺的一環(huán)，”TSMC設(shè)計(jì)方法與服務(wù)行銷副處長T
關(guān)鍵字： Cadence 28納米混合信號

面向新型消費(fèi)應(yīng)用的IEEE 802.15.4 ZigBee

新興的基于802.15.4的超低功耗無線網(wǎng)絡(luò)的開發(fā)有望引起消費(fèi)電子產(chǎn)業(yè)的革命：新產(chǎn)品、新特性、新的聯(lián)網(wǎng)家庭，而且可能無須電池。
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4個(gè)數(shù)據(jù)位可衰減0~15DB的可編程衰減器

電路的功能大多數(shù)電子設(shè)備通常都需要可變增益放大器。在低頻用改變OP放大器反饋度的辦法便可構(gòu)成具有任意增益的可變增益放大器，不過采用這種方法，因開環(huán)頻率特性不變，一旦提高增益，高頻特性就會發(fā)生變化，如果再
關(guān)鍵字： 15 DB 數(shù)據(jù) 可編程

用1進(jìn)制數(shù)據(jù)選定0~15倍增益的編程放大器

電路的功能音響及通信電路中使用的放大器的增益以分貝為單位這有其合理的一面，但在測量電路中，則用*1，*2，*5，*5，......這樣的倍數(shù)表示。示波器和記錄儀用的放大器就是其代表。在記錄紙上記錄數(shù)據(jù)時(shí)，增益量如不
關(guān)鍵字： 15 進(jìn)制編程放大器

Cadence PCB設(shè)計(jì)仿真技術(shù)

Cadence PCB設(shè)計(jì)仿真技術(shù)提供了一個(gè)全功能的模擬仿真器，并支持?jǐn)?shù)字元件幫助解決幾乎所有的設(shè)計(jì)挑戰(zhàn)，從高頻系統(tǒng)到低功耗IC設(shè)計(jì)，這個(gè)強(qiáng)大的仿真引擎可以容易地同各個(gè)Cadence PCB原理圖輸入工具結(jié)合，加速了上市時(shí)間
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Cadence使用最新開放型綜合平臺加快SoC實(shí)現(xiàn)，降低成本

　　Cadence設(shè)計(jì)系統(tǒng)公司今天發(fā)布Cadence Open Integration Platform，該平臺能夠顯著降低SoC開發(fā)成本，提高質(zhì)量并加快生產(chǎn)進(jìn)度。Cadence Open Integration Platform是支持其新一代應(yīng)用驅(qū)動式開發(fā)的EDA360愿景的一個(gè)關(guān)鍵支柱，包含公司自身及其產(chǎn)業(yè)鏈參與者提供的面向集成而優(yōu)化的IP、全新Cadence Integration Design Environment 以及按需集成服務(wù)。Cadence混合信號(模擬與數(shù)字)設(shè)計(jì)、驗(yàn)證與實(shí)現(xiàn)產(chǎn)品與解決
關(guān)鍵字： Cadence SoC EDA

Cadence推出驗(yàn)證計(jì)算平臺加快系統(tǒng)開發(fā)時(shí)間并提高其質(zhì)量

　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天公布了第一款全集成高性能驗(yàn)證計(jì)算平臺，稱為Palladium XP，它在一個(gè)統(tǒng)一的驗(yàn)證環(huán)境中綜合了模擬(Simulation)、加速(Acceleration)與仿真(Emulation)。這種高度可擴(kuò)展的Palladium XP驗(yàn)證計(jì)算平臺是為了支持下一代設(shè)計(jì)而開發(fā)的，讓設(shè)計(jì)與驗(yàn)證團(tuán)隊(duì)能夠更快地完善他們的軟硬件環(huán)境，在更短的時(shí)間內(nèi)生產(chǎn)出更高質(zhì)量的嵌入式系統(tǒng)。　　Cadence® Palladium® XP 最高支持20億門的設(shè)
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Cadence 發(fā)布 “盈利差距”戰(zhàn)役藍(lán)圖

　　在EDA360領(lǐng)域的全球領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司 (NASDAQ: CDNS) 今日為半導(dǎo)體產(chǎn)業(yè)奠定了新視野——這就是EDA360。在面向系統(tǒng)設(shè)計(jì)與開發(fā)的應(yīng)用驅(qū)動式方法概述中，Cadence向半導(dǎo)體與電子設(shè)計(jì)自動化(EDA)社區(qū)發(fā)起了應(yīng)對威脅到電子行業(yè)活力且日益嚴(yán)峻的“盈利差距”的挑戰(zhàn)。　　EDA360于今晚在圣荷塞技術(shù)展覽館舉辦的一個(gè)展會中發(fā)布，根據(jù)其展望，系統(tǒng)與半導(dǎo)體公司正在經(jīng)歷一次跳躍式轉(zhuǎn)型，這次轉(zhuǎn)型的意義極為深遠(yuǎn)，即使最著名的公司都
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海思半導(dǎo)體采用CADENCE混合信號和低功耗技術(shù)

　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司，今日宣布海思半導(dǎo)體有限公司已在其高級無線與網(wǎng)絡(luò)芯片設(shè)計(jì)方面與Cadence加強(qiáng)合作。海思已經(jīng)將其Cadence Encounter Digital Implementation System、Encounter Power System和Virtuoso 定制設(shè)計(jì)技術(shù)擴(kuò)展應(yīng)用于其先進(jìn)技術(shù)節(jié)點(diǎn)上的低功耗與混合信號流程。海思也采用了Cadence Encounter Conformal ECO Designer應(yīng)用于其工程變更單流程，幫助設(shè)計(jì)
關(guān)鍵字： Cadence 混合信號