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Altera在40nm:抖動、信號完整性、功耗和工藝達到最佳的收發(fā)器

作者: 時間:2008-08-11 來源:EDN 收藏

  1. 引言

本文引用地址:http://www.bjwjmy.cn/article/86789.htm

  在摩爾定律的推動下,行業(yè)技術發(fā)展非常迅速,集成電路晶體管數(shù)量每兩年翻倍,對器件或者系統(tǒng)之間的通信鏈路數(shù)據(jù)速率要求越來越高。而工藝節(jié)點的減小又促進了摩爾定律。減小體積可以在單位邏輯中容納更多的功能,提高工作速率、邏輯密度和集成度,同時降低了。通常采用高級設計方法和工藝技術來提高數(shù)據(jù)速率,支持固網(wǎng)和無線通信、計算機、存儲、軍事應用以及廣播電子系統(tǒng)發(fā)送接收大量數(shù)據(jù),以滿足不斷增長的數(shù)據(jù)傳輸和帶寬要求。

  等前沿產(chǎn)品采用了65-nm工藝技術。這些產(chǎn)品的后續(xù)型號將采用今年推出的45-nm或者40-nm工藝。更小的工藝尺寸意味著晶體管溝道長度減小,邏輯門之間的連接縮短,導致更快的開關時間以及更短的互聯(lián)傳送延遲。工藝節(jié)點減小有利于邏輯工作,針對功效進行優(yōu)化,實現(xiàn)高密度、高速數(shù)據(jù)傳輸。

  今天,通信和輸入/輸出()標準中大部分高級收發(fā)器的數(shù)據(jù)速率在5–6 Gbps范圍內(nèi)。例如,在眾多標準中有網(wǎng)絡通信的CEIF 6G、2X XAUI (6.25 Gbps),計算機總線的PCIe 2.0 (5 Gbps),存儲區(qū)域網(wǎng)的SATA III/SAS II (6 Gbps)等。

  ® Stratix® IV GX 基于40-nm技術。其內(nèi)核邏輯架構具有570K邏輯單元(LE),支持實現(xiàn)大規(guī)模SOC (芯片系統(tǒng)) 設計和應用。高速收發(fā)器采用了四方拓撲結構,最多48個通道,數(shù)據(jù)速率高達8.5 G Gbps??傊?,Altera的Stratix IV GX FPGA具有最高的密度,最好的性能以及最低的功耗。利用40-nm的優(yōu)勢,借助成熟的收發(fā)器和存儲器接口技術,Stratix IV GX FPGA系統(tǒng)帶寬是前所未有的,具有優(yōu)異的。Stratix IV GX FPGA與HardCopy® IV ASIC相結合實現(xiàn)了FPGA和ASIC無縫原型開發(fā)的優(yōu)勢。

  本文從技術上詳細介紹Stratix IV GX FPGA的性能、容量和目標應用。“2. 高速鏈路的發(fā)展趨勢和需求”涵蓋了技術、市場和應用趨勢以及高速收發(fā)器的需求,包括新的高速I/O接口標準 (PCI Express Generation 2 (PCIe 2.0)、Hyper Transport 3.0 (HT 3.0)、Interlaken、公共射頻接口(CPRI)和SERDES幀接口Level 5 (SFI-5))。“3. 40-nm工藝節(jié)點和收發(fā)器”介紹Stratix IV GX FPGA的容量和性能,以及它是怎樣滿足甚至超越技術和標準要求的。“4. 體系結構”涉及到重要而又獨特的容量、技術優(yōu)勢和性能標準,包括高速鏈路和收發(fā)器工藝節(jié)點,以及體系結構等。“5. 混合信號時鐘恢復”討論時鐘恢復電路(CRC)。“6. 端到端均衡”介紹發(fā)射器和接收器均衡功能。“7. 高級時鐘和時序發(fā)生”介紹各種類型的振蕩器。“8. 功耗和抖動”討論內(nèi)置自測試抖動(BIST)、噪聲、信號完整性和誤碼率(BER)、功耗管理和電源完整性、精確的時序發(fā)生電路,以及高速標準支持等。“9. 結論”對本文進行總結。



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