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FREESCALE公布全新Zigbee計(jì)劃

近日，在北京的Zigbee聯(lián)盟大會(huì)期間，F(xiàn)reescale詳細(xì)介紹了其基于802.15.4的產(chǎn)品解決方案。該方案以最新的第三代基于PiP技術(shù)的MC1322x為最主要的平臺(tái)，重點(diǎn)Zigbee應(yīng)用，涵蓋了住宅、工業(yè)與商業(yè)等不同領(lǐng)域的十多種應(yīng)用范疇。在這個(gè)平臺(tái)上Freescale可以提供幾百個(gè)參考設(shè)計(jì)解決方案以滿足不同客戶需求，并提供完善的一站式解決方案。這其中包括涵蓋RFIC、8/16/32位 MCU/MPU、軟件、傳感器、模擬和軟件及硬件開發(fā)工具包的平臺(tái)化解決方案和廣泛的第三方生態(tài)系統(tǒng)如RF、軟件
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Cadence發(fā)布了一系列用于加快數(shù)字系統(tǒng)級(jí)芯片的新設(shè)計(jì)產(chǎn)品

Cadence設(shè)計(jì)系統(tǒng)公司布了一系列用于加快數(shù)字系統(tǒng)級(jí)芯片（SoC）設(shè)計(jì)制造的新設(shè)計(jì)產(chǎn)品。這些新功能包含在高級(jí)Cadence®SoC與定制實(shí)現(xiàn)方案中，為設(shè)計(jì)階段中關(guān)鍵的制造變化提供了“設(shè)計(jì)即所得” (WYDIWYG)的建模和優(yōu)化。這可以帶來根據(jù)制造要求靈活調(diào)整的物理實(shí)現(xiàn)和簽收能力，便于晶圓廠的簽收。今天在硅谷的CDNLive!用戶會(huì)議上，Cadence向領(lǐng)先的半導(dǎo)體設(shè)計(jì)者和經(jīng)理們展示了自己的45nm設(shè)計(jì)流程。其對(duì)應(yīng)的產(chǎn)品Cadence Encounter®數(shù)字IC設(shè)計(jì)平臺(tái)7.1版本將
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Cadence的新“錦囊”減少了采用功能驗(yàn)證方法學(xué)的風(fēng)險(xiǎn)和時(shí)間

Cadence設(shè)計(jì)系統(tǒng)公司發(fā)布了面向無線和消費(fèi)電子系統(tǒng)級(jí)芯片（SoC）設(shè)計(jì)的業(yè)界最全面的商用的驗(yàn)證錦囊，幫助工程師們采用先進(jìn)的驗(yàn)證技術(shù)，減少風(fēng)險(xiǎn)和應(yīng)用難度，以滿足上市時(shí)間要求。 Cadence® SoC功能驗(yàn)證錦囊提供了一種經(jīng)過驗(yàn)證的端到端方法學(xué)，它從模塊級(jí)驗(yàn)證延伸至芯片和系統(tǒng)級(jí)高級(jí)驗(yàn)證，并包含用于實(shí)現(xiàn)和管理的自動(dòng)化方法學(xué)。該錦囊可提供完整的實(shí)例驗(yàn)證規(guī)劃、事務(wù)級(jí)和時(shí)序精確的模型、設(shè)計(jì)和驗(yàn)證IP、腳本和庫文件——它們都在無線領(lǐng)域的一些具有代表性的設(shè)計(jì)上得到了驗(yàn)證，并提供實(shí)用的技術(shù)
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Cadence與Mentor Graphics通過SystemVerilog驗(yàn)證方法學(xué)實(shí)現(xiàn)協(xié)作

Cadence設(shè)計(jì)系統(tǒng)公司與Mentor Graphics Corp.宣布他們將會(huì)讓一種基于IEEE Std. 1800TM-2005 SystemVerilog標(biāo)準(zhǔn)的驗(yàn)證方法學(xué)標(biāo)準(zhǔn)化。開放式驗(yàn)證方法學(xué)（Open Verification Methodology, OVM）將會(huì)面向設(shè)計(jì)師和驗(yàn)證工程師帶來一種不受工具約束的解決方案，促進(jìn)數(shù)據(jù)的可移植性和可互用性。它實(shí)現(xiàn)了SystemVerilog的承諾，擁有基于驗(yàn)證IP（VIP）
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Cadence與中芯國際推出射頻工藝設(shè)計(jì)工具包

Cadence設(shè)計(jì)系統(tǒng)公司和中芯國際共同宣布，一個(gè)支持射頻設(shè)計(jì)方案的新的0.18微米SMIC CMOS射頻工藝設(shè)計(jì)工具包將正式投入使用。新的0.18微米SMIC CMOS射頻工藝設(shè)計(jì)工具包(PDK)已成功通過驗(yàn)證，正式進(jìn)入中國射頻集成電路設(shè)計(jì)市場。其驗(yàn)證包括代表性設(shè)計(jì)IP的硅交互作用測(cè)試，如PLLs，集中于仿真結(jié)果和快速設(shè)計(jì)寄生。新方案使中國無線芯片設(shè)計(jì)者可得到必要的設(shè)計(jì)軟件和方法學(xué)，以達(dá)到確保符合設(shè)計(jì)意圖的集成電路表現(xiàn),可縮短并準(zhǔn)確的預(yù)測(cè)設(shè)計(jì)周期。作為合作方，為了普遍推廣，Cad
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Cadence與中芯國際推出射頻工藝設(shè)計(jì)工具包

Cadence設(shè)計(jì)系統(tǒng)公司和中芯國際，共同宣布，一個(gè)支持射頻設(shè)計(jì)方案的新的0.18微米SMIC CMOS射頻工藝設(shè)計(jì)工具包將正式投入使用。新的0.18微米SMIC CMOS射頻工藝設(shè)計(jì)工具包(PDK)已成功通過驗(yàn)證，正式進(jìn)入中國射頻集成電路設(shè)計(jì)市場。其驗(yàn)證包括代表性設(shè)計(jì)IP的硅交互作用測(cè)試，如PLLs，集中于仿真結(jié)果和快速設(shè)計(jì)寄生。新方案使中國無線芯片設(shè)計(jì)者可得到必要的設(shè)計(jì)軟件和方法學(xué)，以達(dá)到確保符合設(shè)計(jì)意圖的集成電路表現(xiàn),可縮短并準(zhǔn)確的預(yù)測(cè)設(shè)計(jì)周期。作為合作方，為了普遍推廣，Ca
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Cadence將SiP技術(shù)擴(kuò)展至最新的定制及數(shù)字設(shè)計(jì)流程

　　Cadence設(shè)計(jì)系統(tǒng)公司宣布，Cadence® SiP（系統(tǒng)級(jí)封裝）技術(shù)現(xiàn)已同最新版的Cadence Virtuoso® 定制設(shè)計(jì)及Cadence Encounter®數(shù)字IC設(shè)計(jì)平臺(tái)集成，帶來了顯著的全新設(shè)計(jì)能力和生產(chǎn)力的提升。通過與Cadence其它平臺(tái)產(chǎn)品的整合，包括Cadence RF SiP Methodology Kit在內(nèi)，Cadence提供了領(lǐng)先的SiP設(shè)計(jì)技術(shù)。該項(xiàng)新的Cadence SiP技術(shù)提供了一個(gè)針對(duì)自動(dòng)化、集成、可靠性及可重復(fù)性進(jìn)行過程優(yōu)化的專家級(jí)
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Tensilica設(shè)計(jì)流程支持Cadence Encounter RTL Compiler工具

　　Cadence聯(lián)合Tensilica公司共同宣布，Tensilica在支持其鉆石系列和Xtensa IP核的CAD流程中開始支持Cadence公司Encounter RTL Compiler進(jìn)行全局綜合。Encounter RTL Compiler的全局綜合功能使Tensilica的客戶能夠利用Tensilica公司IP核設(shè)計(jì)出更小、更快且更低功耗的微處理器產(chǎn)品。　　作為Cadence OpenChoice IP計(jì)劃成員之一，Tensilica結(jié)合Encounter RTL Compiler和其市
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富士通首推面向簡單應(yīng)用的802.15.4/ZigBee無線解決方案

　　富士通微電子（上海）有限公司近日宣布推出業(yè)內(nèi)首個(gè)面向簡單應(yīng)用的2.4GHz 802.15.4/ZigBee 演示套件。該套件命名為WiLeKit,支持IEEE 802．15．4/ZigBee標(biāo)準(zhǔn)，采用富士通特有的簡單網(wǎng)絡(luò)控制協(xié)議, 大大降低ZigBee無線互聯(lián)技術(shù)的復(fù)雜性, 使得任何人都可以輕易的將該無線設(shè)計(jì)引入其應(yīng)用之中。　　ZigBee是基于IEEE 802.15.4無線標(biāo)準(zhǔn)開發(fā)的一種短距離（100米以內(nèi)）、低傳輸速率（最大250Kbps）、低功耗（普通堿性電池可維持6個(gè)月到2年的使用時(shí)間）、
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Cadence新的Allegro平臺(tái)變革下一代PCB設(shè)計(jì)生產(chǎn)力

Cadence設(shè)計(jì)系統(tǒng)公司發(fā)布Cadence®Allegro®系統(tǒng)互連設(shè)計(jì)平臺(tái)針對(duì)印刷電路板（PCB）設(shè)計(jì)進(jìn)行的全新產(chǎn)品和技術(shù)增強(qiáng).改進(jìn)后的平臺(tái)為約束驅(qū)動(dòng)設(shè)計(jì)提供了重要的新功能，向IC、封裝和板級(jí)設(shè)計(jì)領(lǐng)域的設(shè)計(jì)團(tuán)隊(duì)提供新技術(shù)和增強(qiáng)以提升易用性、生產(chǎn)率和協(xié)作能力，從而為PCB設(shè)計(jì)工程師樹立了全新典范。 “隨著供電電壓下降和電流需要增加，在設(shè)計(jì)PCB系統(tǒng)上的功率提交網(wǎng)絡(luò)(Power Delivery Network)過程中必須考慮封裝和IC特性,”華為公司SI經(jīng)
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CADENCE推出第一套完整的定制IC仿真和驗(yàn)證方案

Cadence發(fā)布了Cadence Virtuoso Multi-Mode Simulation (MMSIM 6.2版)。這是電子設(shè)計(jì)工業(yè)內(nèi)首個(gè)端到端的定制IC模擬與驗(yàn)證解決方案，使用通用、全集成的網(wǎng)表和模型數(shù)據(jù)庫來仿真射頻、模擬、存儲(chǔ)器和混合信號(hào)設(shè)計(jì)及設(shè)計(jì)模塊。這款突破性產(chǎn)品能夠讓設(shè)計(jì)者在仿真引擎間自由切換，而不會(huì)產(chǎn)生任何兼容或解釋問題，從而提高了一致性、精確性和設(shè)計(jì)覆蓋面，同時(shí)縮短了時(shí)間周期并降低了風(fēng)險(xiǎn)。整體效果是該產(chǎn)品降低了采用、支持和擁有成本，并
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Cadence聯(lián)合IBM、三星和特許半導(dǎo)體聯(lián)合推出65納米參考流程

Cadence宣布基于65納米通用功率格式（CPF）面向Common Platform技術(shù)的參考流程即日上市。該參考流程是Cadence與Common Platform聯(lián)盟之間長期合作的最新成果，該聯(lián)盟的成員企業(yè)包括IBM、特許半導(dǎo)體制造和三星。 Cadence與Common Platform技術(shù)合作伙伴緊密合作，開發(fā)65納米流程。它基于Cadence數(shù)字IC設(shè)計(jì)平臺(tái)，包含Encounter Timing System和CPF，可加快低功耗系統(tǒng)級(jí)芯片（So
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數(shù)字IC設(shè)計(jì)平臺(tái)的最新軟件版本

CADENCE發(fā)布了Cadence Encounter 數(shù)字IC設(shè)計(jì)平臺(tái)的最新軟件版本，增加了業(yè)內(nèi)領(lǐng)先的功能特性，包括全芯片優(yōu)化、面向65納米及以下工藝的超大規(guī)?；旌闲盘?hào)設(shè)計(jì)支持，具有對(duì)角布線能力的Encounter X Interconnect Option，以及之前已經(jīng)公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗設(shè)計(jì)。新平臺(tái)提供了L、XL和GXL三種配置，為先進(jìn)半導(dǎo)體設(shè)計(jì)提供更佳的易用性，更短的設(shè)計(jì)時(shí)間以及更高的性能。 “最新版本Enc
關(guān)鍵字： CADENCE DFM ENCOUNTER 電源技術(shù) 模擬技術(shù) EDA IC設(shè)計(jì)

Cadence發(fā)布Cadence Encounter數(shù)字IC設(shè)計(jì)平臺(tái)最新版

　　Cadence設(shè)計(jì)系統(tǒng)公司發(fā)布Cadence Encounter® 數(shù)字IC設(shè)計(jì)平臺(tái)的最新軟件版本，增加了業(yè)內(nèi)領(lǐng)先的功能特性，包括全芯片優(yōu)化、面向65納米及以下工藝的超大規(guī)?；旌闲盘?hào)設(shè)計(jì)支持，具有對(duì)角布線能力的Encounter X Interconnect Option，以及之前已經(jīng)公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗設(shè)計(jì)。新平臺(tái)提供了L、XL和GXL三種配置，為先進(jìn)半導(dǎo)體設(shè)計(jì)提供更佳的易用性，更短的設(shè)計(jì)時(shí)間以及更高的性能。　　“最新版本Encounter平臺(tái)的發(fā)
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Cadence的Global Route Environment技術(shù)為PCB設(shè)計(jì)制訂新標(biāo)準(zhǔn)

　　Cadence設(shè)計(jì)系統(tǒng)公司發(fā)布了面向Cadence® Allegro® PCB設(shè)計(jì)的Global Route Environment技術(shù)。這一革命性的技術(shù)結(jié)合了圖形化的互連流規(guī)劃架構(gòu)和層次化全局布線引擎，為PCB設(shè)計(jì)人員提供了自動(dòng)、智能的規(guī)劃和布線環(huán)境。作為首個(gè)將智能自動(dòng)化引入前所未有領(lǐng)域的自動(dòng)布線解決方案，Global Route Environment 技術(shù)代表了一次意義重大的飛躍，并建立了一種全新的PCB設(shè)計(jì)規(guī)
關(guān)鍵字： Cadence Environment Global PCB設(shè)計(jì) Route 單片機(jī) 嵌入式系統(tǒng) PCB 電路板