摘要：為滿足對衛(wèi)星信號處理越來越快的速．度及通用性的要求，設計并實現了一款高性能的衛(wèi)星接收機。該接收機的設計在原理上采用多并行處理器的思想，因衛(wèi)星接收機的中頻處理數據量大，實時性高。這樣，對芯片的選型提出了很高的要求，通過比較選擇了兩片目前業(yè)界處理能力強的DSP芯片TMS320C6416T核心計算單元，并結合使用了兩片功耗低，成本低和大容量的FPGA芯片EP3C120完成衛(wèi)星接收機中的數據處理，從而使接收機的處理速度和處理能力大大提高，滿足了處理高實時性和大數據量衛(wèi)星信號的要求。
關鍵詞：DSP；FPGA；多并行處理器；衛(wèi)星接收機

0 引 言
在航空、航天領域，擴頻接收機對信號處理速度的要求不斷提高。同時，鑒于當前單一處理器導航接收機結構給導航算法帶來的約束及并行多處理器技術的日益成熟，為了避免專用衛(wèi)星接收機的重復研制工作，降低研制的難度、成本和周期，提高可靠性，近幾年這一領域中提出了多并行處理器通用接收機硬件平臺的思想。基于這一思想，本文的接收機設計在文獻[1]的基礎上做了一些改進，采用了兩片DSP芯片TMS3206416T(以下簡稱C6416)和兩片FPGA芯片EP3C120的設計方案。這樣，完成各種不同的信號處理任務可以采用完全統(tǒng)一的硬件平臺，所不同的只是該硬件平臺上運行的軟件。這就增加了系統(tǒng)的靈活性和硬件平臺的通用性，并解決了不同信號處理任務分配的問題。

1 接收機板的總體描述
接收機板的原理圖框圖如圖1所示，板上資源及性能指標如表1所示。