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asic ip核 文章 最新資訊

獨(dú)立分量分析中NLPCA-RLS算法IP核的設(shè)計(jì)

  • 為解決實(shí)時(shí)性盲信號(hào)分離的問題,基于獨(dú)立分量分析的模型,設(shè)計(jì)出了NLPCA-RLS算法的IP核。利用Simulink和DSP Builder對(duì)算法中用到的乘法器、查找表、狀態(tài)機(jī)等進(jìn)行建模,通過Quartus II綜合后在Altera FPGA器件中進(jìn)行硬件仿真。仿真實(shí)驗(yàn)分別采用人工生成的周期信號(hào)和真實(shí)的語音信號(hào)進(jìn)行驗(yàn)證。實(shí)驗(yàn)結(jié)果表明,該IP核能很好的完成瞬時(shí)混合模型中盲信號(hào)的分離,具有很強(qiáng)的實(shí)用性。
  • 關(guān)鍵字: DSPBuilder  IP核  FPGA  

基于Nios II 的多功能數(shù)碼相框的設(shè)計(jì)與實(shí)現(xiàn)

  • 介紹了基于Nios II 的多功能數(shù)碼相框的實(shí)現(xiàn)。系統(tǒng)基于Nios II處理器,設(shè)計(jì)用戶自定義模塊,構(gòu)建了靈活性高、可重配置的SoPC系統(tǒng)。設(shè)計(jì)自定義模塊控制LCM顯示;采用流水線方式設(shè)計(jì)JPEG解碼自定義模塊以提高解碼效率;根據(jù)SD協(xié)議設(shè)計(jì)SD卡控制器擴(kuò)展SD卡。實(shí)現(xiàn)了FAT16文件系統(tǒng),便于對(duì)SD卡進(jìn)行文件管理及多平臺(tái)上的數(shù)據(jù)交換,并使用?滋C/OS-II操作系統(tǒng)簡(jiǎn)化軟件設(shè)計(jì)復(fù)雜度、提高系統(tǒng)穩(wěn)定性。最終實(shí)現(xiàn)可播放音頻并能顯示、縮放、旋轉(zhuǎn)圖像且?guī)в袌D像切換特效的多功能數(shù)碼相框。
  • 關(guān)鍵字: 雙線性插值縮放  數(shù)碼相框  IP核  

FPGA并行計(jì)算抽象接口的設(shè)計(jì)與實(shí)現(xiàn)

  • 本設(shè)計(jì)為基于C語言開發(fā)的程序開發(fā)了一個(gè)FPGA的并行計(jì)算接口,凡是以C語言設(shè)計(jì)的程序,均可通過調(diào)用本設(shè)計(jì)的接口,把復(fù)雜的算法、數(shù)值處理交給FPGA芯片完成,在不需要程序員學(xué)習(xí)FPGA知識(shí)以及使用FPGA開發(fā)工具的前提下,大大地減輕CPU的負(fù)荷以及從根本上提高了程序的執(zhí)行效率,是FPGA并行化應(yīng)用的一次全新嘗試。
  • 關(guān)鍵字: IP核  調(diào)度模塊  FPGA  PCI設(shè)備驅(qū)動(dòng)  Express總線  

基于FPGA的3D圖像處理器IP核的實(shí)現(xiàn)

  • LCD顯示屏的應(yīng)用越來越廣,數(shù)量越來越多。LCD顯示屏應(yīng)用廣泛,無處不在。如家庭各種電器設(shè)備。更常見是用于各種公共場(chǎng)合如體育館、廣場(chǎng)等商業(yè)用途。給我們傳遞一種更為直觀、生動(dòng)的信息。從此我們的生活發(fā)生了巨大改變。巨大的應(yīng)用巨大的市場(chǎng)帶來了巨大的商機(jī)?;贔PGA的LCD顯示的3D影像是為了LCD顯示屏的信息量更多,滿足人需求。
  • 關(guān)鍵字: IP核  3D圖像處理器  FPGA  LCD  Verilog  

在選用FPGA進(jìn)行設(shè)計(jì)時(shí)如何降低功耗

  • 傳統(tǒng)意義上,ASIC和CPLD是低功耗競(jìng)爭(zhēng)中當(dāng)仁不讓的贏家。但是由于相對(duì)成本較高,且用戶對(duì)高端性能和額外邏輯的要求也越來越多,在低功耗應(yīng)用中使用CPLD正在失去優(yōu)勢(shì)。ASIC也面臨相同的風(fēng)險(xiǎn)。而例如FPGA這樣日益增長(zhǎng)的可編程半導(dǎo)體器件正逐步成為備受青睞的解決方案。
  • 關(guān)鍵字: 低功耗  ASIC  CPLD  可編程半導(dǎo)體器件  

基于FPGA的信息安全系統(tǒng)設(shè)計(jì)

  • 本模塊采用xilinx公司的Spartan 3E系列XC3S500E型FPGA作為核心控制芯片,對(duì)采集到底模擬信號(hào)進(jìn)行數(shù)字轉(zhuǎn)換后通過3DES算法進(jìn)行加密、然后通過網(wǎng)絡(luò)傳輸,再經(jīng)過解密算法解密出明文數(shù)據(jù)。
  • 關(guān)鍵字: 信息安全系統(tǒng)  RAM  IP核  FPGA  乒乓操作  

可配置電源管理ASIC--當(dāng)今的系統(tǒng)黏合劑

  • 上個(gè)世紀(jì),在數(shù)字化思維主導(dǎo)設(shè)計(jì)領(lǐng)域時(shí),系統(tǒng)是標(biāo)準(zhǔn)處理器,ASSP,模擬電路和黏合邏輯的混合物?!梆ず线壿嫛笔峭ㄟ^小型和中型集成電路把不同數(shù)字芯片的協(xié)議和總線連在一起。為了降低成本實(shí)現(xiàn)一體化,“黏合邏輯”曾經(jīng)風(fēng)靡整個(gè)ASIC業(yè)。
  • 關(guān)鍵字: 集成電路  ASIC  電源管理  

如何用C語言描述AES256加密算法最高效?

  • 高級(jí)加密標(biāo)準(zhǔn) (AES) 已經(jīng)成為很多應(yīng)用(諸如嵌入式系統(tǒng)中的應(yīng)用等)中日漸流行的密碼規(guī)范。
  • 關(guān)鍵字: ASIC  AES  FPGA  嵌入式  

MEMS麥克風(fēng)技術(shù)滿足音量市場(chǎng)的性能要求

  • 隨著智能設(shè)備的迅猛發(fā)展,市場(chǎng)需要更高性能的麥克風(fēng),而MEMS可以在緊湊的尺寸內(nèi)麥克風(fēng)提供高性能和保真度及可靠性,適用于便攜式設(shè)備。本文介紹了MEMS麥克風(fēng)的結(jié)構(gòu)和工作模式,并介紹了相關(guān)的MEMS麥克風(fēng)套件。
  • 關(guān)鍵字: MEMS  麥克風(fēng)  ASIC  201706  

ASIC設(shè)計(jì)中不可忽視的幾大問題

  •   ASIC的復(fù)雜性不斷提高,同時(shí)工藝在不斷地改進(jìn),如何在較短的時(shí)間內(nèi)開發(fā)一個(gè)穩(wěn)定的可重用的ASIC芯片的設(shè)計(jì),并且一次性流片成功,這需要一個(gè)成熟的ASIC的設(shè)計(jì)方法和開發(fā)流程?! ”疚慕Y(jié)合NCverilog,DesignCompile,Astro等ASIC設(shè)計(jì)所用到的EDA軟件,從工藝獨(dú)立性、系統(tǒng)的穩(wěn)定性、復(fù)雜性的角度對(duì)比各種ASIC的設(shè)計(jì)方法,介紹了在編碼設(shè)計(jì)、綜合設(shè)計(jì)、靜態(tài)時(shí)序分析和時(shí)序仿真等階段經(jīng)常忽視的問題以及避免的辦法,從而使得整個(gè)設(shè)計(jì)具有可控性。       
  • 關(guān)鍵字: ASIC  

便攜式數(shù)據(jù)采集系統(tǒng)中ADC的選用指南

  • 真實(shí)世界的應(yīng)用需要真實(shí)世界的物理連接,一般來說,這意味著模擬信號(hào)要在系統(tǒng)內(nèi)的某處被數(shù)字化處理,以便于微處理器、ASIC或FPGA采集數(shù)據(jù)并做出決策?;具x用標(biāo)準(zhǔn)當(dāng)選擇一款模擬數(shù)字轉(zhuǎn)換器(ADC)時(shí),大多數(shù)設(shè)計(jì)師似
  • 關(guān)鍵字: 模數(shù)轉(zhuǎn)換器    SPI    ASIC    ADC  

基于CPLD的內(nèi)燃機(jī)車邏輯控制模塊的設(shè)計(jì)

  • 作者:王 曦 王立德 劉 彪 丁國(guó)君
    0 引言內(nèi)燃機(jī)車在實(shí)際應(yīng)用中仍占有很大的比重,比如在貨運(yùn)及調(diào)車運(yùn)轉(zhuǎn)方面發(fā)揮著重要的作用,且隨著科學(xué)技術(shù)的發(fā)展,對(duì)機(jī)車的可靠性,安全性及高效性提出了更高的要求。因此,基于
  • 關(guān)鍵字: 無觸點(diǎn)化  SOC  邏輯控制  IP核  CAN  

常見問題解答:賽靈思采用首個(gè)ASIC級(jí)UltraScale可編程架構(gòu)

  • 1. 賽靈思將在2013年7月10日宣布推出什么產(chǎn)品? 賽靈思宣布20nm兩項(xiàng)新的行業(yè)第一,延續(xù)28nm工藝節(jié)點(diǎn)上一系列業(yè)界創(chuàng)新優(yōu)勢(shì): middot; 賽靈思宣布開始投片半導(dǎo)體行業(yè)首款20nm器件以及投片PLD行業(yè)首款20nm All
  • 關(guān)鍵字: UltraScale  ASIC  賽靈思  可編程    

基于Altera浮點(diǎn)IP核實(shí)現(xiàn)浮點(diǎn)矩陣相乘運(yùn)算的改進(jìn)設(shè)計(jì)

  • 嵌入式計(jì)算作為新一代計(jì)算系統(tǒng)的高效運(yùn)行方式,應(yīng)用于多個(gè)高性能領(lǐng)域,如陣列信號(hào)處理、核武器模擬、計(jì)算流體動(dòng)力學(xué)等。在這些科學(xué)計(jì)算中,需要大量的浮點(diǎn)矩陣運(yùn)算。而目前已實(shí)現(xiàn)的浮點(diǎn)矩陣運(yùn)算是直接使用VHDL語言編
  • 關(guān)鍵字: Altera  浮點(diǎn)  IP核  點(diǎn)矩陣    

ALTECC_DECODER IP核的IEEE 1500 Wrapper設(shè)計(jì)

  • 摘要 IP核的廣泛應(yīng)用提高了電路集成的效率。由于眾多功能各異的IP核集成在電路中,完善的測(cè)試機(jī)制是確保其正常工作的前提。因此,如何對(duì)IP核進(jìn)行測(cè)試成為復(fù)用IP核技術(shù)必須解決的問題。IEEE Std 1500提供了IP核的測(cè)試
  • 關(guān)鍵字: IP核  IEEE 1500 Wrapper  Hamming碼  
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