基于LEON3處理器和Speed協(xié)處理器的復雜SoC設計實現(xiàn)*
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3)由160個實數(shù)浮點乘法累加運算器組成40個復數(shù)乘法累加器陣列，1Mbit的雙口SRAM，8個512×32bit系數(shù)ROM，兩個直角到極坐標轉換電路，兩個對數(shù)變換電路及其它輔助電路和控制電路。
本文引用地址：http://www.bjwjmy.cn/article/94563.htm
圖1 Speed的內部模塊結構
Speed傳統(tǒng)的工作方式是通過片外FPGA輸入控制信號和待處理數(shù)據(jù)，這不僅增大了PCB板級布線、調試的工作量，而且FPGA不能用C等高級語言編程，算法改動起來不靈活。另一方面，隨著半導體工藝、微電子技術的發(fā)展，大規(guī)模的復雜SoC實現(xiàn)技術逐漸成熟，因此有必要將板級FPGA + Speed改進為芯片級MCU + Speed，這樣既能實現(xiàn)真正的可編程增大靈活性，又能加快用戶開發(fā)信號處理系統(tǒng)的速度。
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