本文采用FPGA作為實現(xiàn)控制邏輯的核心部件，提出了基于FPGA的基帶64×64 數(shù)據(jù)分配矩陣設計方案，并介紹了上位機的軟件設計思路和FPGA的內部編程實現(xiàn)及仿真。經(jīng)驗證該方案具有規(guī)模大、成本低、高速等特點，可廣泛應用于大規(guī)模基帶數(shù)字系統(tǒng)測試及信號程控分配調度中。

　　0 引言

　　數(shù)據(jù)分配矩陣即矩陣開關，顧名思義，指結構為行列交叉排布的開關產品，其特點為每個節(jié)點連接一個行 /列，每個節(jié)點可以單獨操作，通過設置節(jié)點的不同組合可以實現(xiàn)信號的路由。矩陣開關的主要優(yōu)勢在于其簡化的部線，整個測試系統(tǒng)可輕松地動態(tài)改變其內部連接路徑而無須外部手動干預。矩陣開關的使用非常靈活方便，是目前程控開關產品中品種最多的產品，在汽車電子、半導體測試、航空航天等領域得到了廣泛的應用。

　　FPGA具有運行速度快，內部邏輯資源豐富，外圍I/O口數(shù)量多等優(yōu)點，因此本設計選用FPGA作為核心器件。

　　1 系統(tǒng)結構及功能

　　本設計是為了實現(xiàn)64位輸入信號到64位輸出的任意無交叉的切換，即輸入與輸出是一一對應的。由于本設計是針對基帶數(shù)字信號，而設計中選用的晶振頻率為25 MHz，因此根本不用考慮FPGA處理異步時鐘域數(shù)據(jù)傳輸?shù)膯栴}，只需直接將對應的輸入信號經(jīng)電平轉換后，經(jīng)譯碼后直接輸出到相應的某路輸出接口即可。

　　上位機ARM 通過串口向FPGA 發(fā)送接口的連接信息，F(xiàn)PGA根據(jù)接收到的數(shù)據(jù)進行譯碼，將對應的輸入與對應的輸出連接起來，實現(xiàn)規(guī)定鏈路的連接。考慮到所含資源以及管腳數(shù)量，本設計方案選用Altera公司Cyclone Ⅲ系列EP3C25F256型FPGA.選用了4塊32路的電平轉換芯片實現(xiàn)5 V 信號向FPGA 能夠識別的TTL 信號的轉換。

　　其結構框圖如圖1所示。

　　2 上位機設計

　　上位機的界面如圖2 所示。在相應的輸入通道文本框里輸入0~64，點擊“確定”按鈕后，首先對文本框里所有的數(shù)據(jù)進行比較判斷，如出現(xiàn)重復則進行報錯，提示重新輸入。無誤后，通過串口按輸出接口順序依次向FPGA發(fā)送64條接口的連接指令。每一條指令包含3 B，第一個字節(jié)為信息頭“AA”，若FPGA接收到的某條指令的頭字節(jié)不是“AA”，則無返回信息，上位機將重新發(fā)送這條指令直到正確為止。第二個字節(jié)為輸入端口字節(jié)，即對應文本框中的數(shù)字，如沒有輸入數(shù)字則默認發(fā)送0，所以如需端口某條鏈路斷開只要在相應的文本框中輸入0，點擊確定即可。第三個字節(jié)為輸出端口對應的數(shù)據(jù)，按1到64順序發(fā)送。圖2中的“遠控”按鈕為預留的用作計算機遠控使用。

　　3 下位機設計

　　3.1 串口通信協(xié)議

　　串行通信是一種可以將接收到的并行數(shù)據(jù)字符轉換為連續(xù)的串行數(shù)據(jù)流發(fā)送出去，同時可將接收的串行數(shù)據(jù)流轉換為并行的數(shù)據(jù)字符發(fā)送出去的通信協(xié)議。

　　其數(shù)據(jù)幀主要包括1位起始位，8位數(shù)據(jù)位，1位奇偶校驗位，1/2位停止位。

　　3.2 FPGA內部編程

　　FPGA模塊的主要功能是實現(xiàn)串口收發(fā)和譯碼，相應地在用Verilog HDL實現(xiàn)時也分為串口收發(fā)和譯碼2個電路模塊，經(jīng)綜合后其RTL級視圖如圖3所示。開發(fā)工具采用Altera公司推出的集成EDA 開發(fā)工具Quartus Ⅱ，可以完成Altera公司所有的FPGA /CPLD產品開發(fā)的設計輸入、綜合、實現(xiàn)等環(huán)節(jié)。