五十多年來(lái)，半導(dǎo)體行業(yè)一直依賴(lài)一個(gè)簡(jiǎn)單的方程式——縮小晶體管，在每片晶圓上封裝更多晶體管，并隨著成本的下降而看到性能飆升。雖然每個(gè)新節(jié)點(diǎn)在速度、能效和密度方面都提供了可預(yù)測(cè)的提升，但這個(gè)公式正在迅速耗盡。

隨著晶體管接近個(gè)位數(shù)納米工藝，制造成本正在飆升，而不是下降。電力傳輸正在成為速度與熱控制的瓶頸，定義摩爾定律的自動(dòng)性能提升正在減少。

為了保持進(jìn)步，芯片制造商已經(jīng)開(kāi)始抬頭看——字面意思。他們不是將所有內(nèi)容都構(gòu)建在一個(gè)平面上，而是垂直堆疊邏輯、電源和內(nèi)存。雖然 2.5D 封裝已經(jīng)將其中一些投入生產(chǎn)，將芯片并排放置在中介層上，但 imec 的 CMOS 2.0 提案更進(jìn)一步。它創(chuàng)建了一個(gè)由專(zhuān)用層組成的晶圓級(jí)層餅，每個(gè)層都針對(duì)其功能進(jìn)行了優(yōu)化，并通過(guò)超密集互連連接。

吸引力是顯而易見(jiàn)的。3D 片上系統(tǒng)可以提供更大的帶寬、更高的密度和更低的能耗，而無(wú)需僅僅依賴(lài)越來(lái)越小的晶體管。但挑戰(zhàn)同樣重大。將晶圓層調(diào)整到亞微米公差、管理熱應(yīng)力以及重新思考設(shè)計(jì)和制造的每個(gè)階段都需要行業(yè)前所未有的協(xié)調(diào)水平。

與此同時(shí)，對(duì)計(jì)算能力的需求正在加速增長(zhǎng)。人工智能訓(xùn)練工作負(fù)載、高級(jí)分析和無(wú)處不在的連接正在推動(dòng)數(shù)據(jù)中心和設(shè)備制造商尋找維持增長(zhǎng)的新方法。

“下一個(gè)時(shí)代將不僅僅由更小的晶體管來(lái)定義，”imec 總裁兼首席執(zhí)行官 Luc Van den hove 在 ITF World 的一次演講中說(shuō)?！斑@將是關(guān)于在三個(gè)維度上集成功能，以克服二維擴(kuò)展的瓶頸?！?/p>

CMOS 2.0 既簡(jiǎn)單又激進(jìn)?；舅枷胧菍⑿酒殖蓭讓?，獨(dú)立完善每一層，并將它們粘合在一起，就好像它們是一個(gè)單片設(shè)備一樣。從理論上講，這是超越納米片的下一步。在實(shí)踐中，它將測(cè)試該行業(yè)是否能夠像曾經(jīng)擴(kuò)展晶體管一樣有效地?cái)U(kuò)展復(fù)雜性。

什么是CMOS 2.0？
CMOS 2.0 的核心是努力超越單個(gè)單片芯片的限制。每一層不是在同一平面上集成邏輯、存儲(chǔ)器和模擬塊，而是獨(dú)立制造并針對(duì)其作用進(jìn)行優(yōu)化，然后堆疊成一個(gè)統(tǒng)一的組件。

該方法結(jié)合了四個(gè)主要概念：

• 背面供電，將電源軌從正面金屬堆棧重新定位到晶圓的后部。這減少了紅外壓降，并釋放了信號(hào)而不是配電的路由資源。

• 細(xì)間距混合鍵合，使用銅對(duì)銅互連連接堆疊層，其規(guī)模遠(yuǎn)小于傳統(tǒng)微凸塊。

• 互補(bǔ) FET （CFET），垂直堆疊 n 型和 p 型晶體管，以縮小標(biāo)準(zhǔn)電池高度并提高密度。

• 雙面處理，允許設(shè)計(jì)人員在晶圓的兩側(cè)構(gòu)建觸點(diǎn)、過(guò)孔甚至晶體管。這將創(chuàng)建新的路由和集成選項(xiàng)。

原則上，這種分層架構(gòu)可在邏輯和存儲(chǔ)器之間實(shí)現(xiàn)更短的信號(hào)路徑和更高的帶寬，同時(shí)還通過(guò)減少寄生損耗來(lái)提高能效。我們的愿景是創(chuàng)建一個(gè)功能更像 3D 片上網(wǎng)絡(luò)的系統(tǒng)，而不是通過(guò)長(zhǎng)線(xiàn)連接的塊的扁平組件。

雖然其中一些想法聽(tīng)起來(lái)可能類(lèi)似于 2.5D 集成，例如安裝在中介層上的小芯片，但存在重要差異。在 2.5D 封裝中，已知良好的芯片并排放置并通過(guò)再分布層或硅橋連接。這種方法提高了 I/O 密度并實(shí)現(xiàn)了異構(gòu)集成，但每個(gè)芯片仍然是一個(gè)離散的實(shí)體，通常具有自己的封裝和單獨(dú)的配電。相比之下，CMOS 2.0 旨在實(shí)現(xiàn)真正的晶圓級(jí)堆疊，其中層在整體結(jié)構(gòu)中面對(duì)面（或面對(duì)面）粘合，并以更細(xì)的間距相互連接。結(jié)果實(shí)際上是一個(gè)垂直組裝而不是水平組裝的大模具。

“僅僅擴(kuò)展晶體管已經(jīng)不夠了。我們需要在各個(gè)維度上擴(kuò)展系統(tǒng)，“Van den hove 說(shuō)。“通過(guò)垂直集成不同的功能，我們可以不斷提高密度和功率，而不必僅僅依賴(lài)門(mén)長(zhǎng)的減少。”

圖1：imec首席執(zhí)行官Luc Van den hove在ITF World上展示3D堆棧。資料來(lái)源：半導(dǎo)體工程/Gregory Haley

這種區(qū)別對(duì)性能、成本和可制造性具有重大影響。雖然 2.5D 系統(tǒng)可以重復(fù)使用現(xiàn)有的工藝流程和測(cè)試基礎(chǔ)設(shè)施，但 CMOS 2.0 需要重新考慮從晶圓減薄和鍵合到熱管理和 EDA 工具的所有內(nèi)容。每一層都必須精確對(duì)齊，無(wú)空隙粘合，并在線(xiàn)驗(yàn)證，以避免復(fù)合良率損失。

“我們的想法是將晶圓視為一個(gè)平臺(tái)，您可以在多層中構(gòu)建，每個(gè)層都有自己的最佳技術(shù)，”imec 研發(fā)副總裁 Julien Ryckaert 說(shuō)。“這意味著您可以在每一層中使用不同的節(jié)點(diǎn)、不同的設(shè)計(jì)規(guī)則和不同的材料，以獲得最佳性能和成本?！?/p>

盡管混合粘合和背面供電已在測(cè)試車(chē)輛中得到證明，但將它們與垂直 CFET 和雙面加工相結(jié)合會(huì)帶來(lái)相當(dāng)大的復(fù)雜性。對(duì)于大多數(shù)晶圓廠來(lái)說(shuō)，這不僅代表著工藝變革，而且代表著芯片構(gòu)思、設(shè)計(jì)和批量生產(chǎn)方式的根本轉(zhuǎn)變。

CMOS 2.0 的優(yōu)勢(shì)
雖然堆疊晶圓的想法聽(tīng)起來(lái)很簡(jiǎn)單，但 CMOS 2.0 背后的四大技術(shù)支柱中的每一個(gè)都代表著與傳統(tǒng)半導(dǎo)體制造的重大背離。這些支柱共同定義了該方法的技術(shù)基礎(chǔ)，并強(qiáng)調(diào)了為什么它既有希望又難以大規(guī)模實(shí)施。

背面供電將電源軌移動(dòng)到晶圓的背面，使設(shè)計(jì)人員能夠清除正面金屬層上有價(jià)值的布線(xiàn)。這減少了IR壓降并改善了時(shí)序收斂，尤其是在密集的標(biāo)準(zhǔn)單元陣列中。英特爾已經(jīng)展示了一種名為 PowerVia 的背面電源架構(gòu)，而 imec 自己的背面觸點(diǎn)也顯示出壓降顯著降低。然而，集成背面過(guò)孔和金屬化需要晶圓減薄和專(zhuān)門(mén)處理，以防止翹曲和污染。

需要細(xì)間距混合鍵合，以比傳統(tǒng)微凸塊更窄的間距通過(guò)銅對(duì)銅互連連接每個(gè)堆疊層。雖然微凸塊間距通常為 40 至 50 微米，但混合鍵合的目標(biāo)小于 2 微米。這可以在層之間實(shí)現(xiàn)巨大的帶寬，但它需要近乎完美的晶圓對(duì)準(zhǔn)和表面處理，以避免空隙或開(kāi)放連接。

與此同時(shí)，CFET 建立在柵極全周晶體管的概念之上，通過(guò)垂直堆疊 n 型和 p 型器件。這種配置將標(biāo)準(zhǔn)單元高度縮短了 30% 至 40%，并提高了邏輯密度，而無(wú)需更小的柵極長(zhǎng)度。然而，對(duì)齊兩種晶體管類(lèi)型的柵極并通過(guò)多層集成觸點(diǎn)會(huì)增加光刻、沉積和蝕刻步驟的復(fù)雜性。

最終的發(fā)展是雙面加工允許在晶圓的兩側(cè)制造器件、觸點(diǎn)和布線(xiàn)層。在成熟的流程中，這可以實(shí)現(xiàn)額外的配電、替代互連方案，甚至背面的功能設(shè)備。但雙面設(shè)計(jì)需要用于晶圓翻轉(zhuǎn)、對(duì)準(zhǔn)和計(jì)量的新工藝模塊，以保持良率和性能。

這些支柱中的每一個(gè)在技術(shù)上都是孤立的，但將它們組合在一個(gè)單一的工藝流程中是CMOS 2.0的獨(dú)特之處，而且極難實(shí)現(xiàn)。產(chǎn)量管理、過(guò)程控制和設(shè)計(jì)工具準(zhǔn)備情況將決定這一愿景是否可以擴(kuò)展到 HVM。

表 1：imec 的 CMOS 2.0 四大支柱。資料來(lái)源：imec

CMOS 2.0如何改變?cè)O(shè)計(jì)規(guī)則
CMOS 2.0不僅僅是重塑工藝流程。它從根本上改變了設(shè)計(jì)人員對(duì)片上系統(tǒng)進(jìn)行分區(qū)、路由和驗(yàn)證的看法。在傳統(tǒng) SoC 中，布局規(guī)劃從標(biāo)準(zhǔn)單元的平面畫(huà)布和可預(yù)測(cè)的金屬層堆棧開(kāi)始。配電和信號(hào)路由一起優(yōu)化，前端邏輯和后端互連之間有明確的分離。

當(dāng)多個(gè)層堆疊在整體程序集中時(shí)，其中許多假設(shè)不再適用。設(shè)計(jì)人員必須盡早決定哪些塊應(yīng)該位于哪些層，以及電流將如何垂直流過(guò)背面過(guò)孔。不是單一的電網(wǎng)，而是具有不同電阻路徑和熱約束的重疊平面。即使是像引腳分配這樣基本的事情也會(huì)成為一個(gè)三維問(wèn)題，需要能夠跨多層對(duì)布線(xiàn)資源進(jìn)行建模的工具。

“跨層劃分不僅僅是一個(gè)平面規(guī)劃問(wèn)題，”新思科技高級(jí)總監(jiān) Amlendu Shekhar Choubey 說(shuō)?！八淖兞四鷮?duì)電力傳輸、信號(hào)完整性以及每個(gè)階段需要測(cè)試的內(nèi)容的看法。你必須從一開(kāi)始就考慮這些限制，否則你永遠(yuǎn)不會(huì)關(guān)閉時(shí)機(jī)和產(chǎn)量。

這種轉(zhuǎn)變也會(huì)影響寄生提取。較短的垂直互連可以改善延遲，但它們會(huì)引入新的電容驅(qū)動(dòng)耦合效應(yīng)，必須對(duì)其進(jìn)行精確建模。EDA 工作流程必須考慮跨層的熱梯度，因?yàn)橐粚又械臒狳c(diǎn)可能會(huì)降低相鄰層的性能或可靠性。設(shè)計(jì)人員還需要了解鍵合過(guò)程中的機(jī)械應(yīng)力如何隨著時(shí)間的推移影響器件性能。

布局和布線(xiàn)工具也需要發(fā)展。今天的引擎是建立在數(shù)十年來(lái)關(guān)于二維布線(xiàn)和標(biāo)準(zhǔn)單元行的假設(shè)之上的。當(dāng)層可以以亞微米間距面對(duì)面連接時(shí)，布線(xiàn)就更像是組裝 3D 網(wǎng)狀網(wǎng)絡(luò)。這需要新的算法和設(shè)計(jì)規(guī)則，以及可視化工具來(lái)幫助工程師了解他們的設(shè)計(jì)在所有三個(gè)維度上的性能。

除了路由之外，簽核和驗(yàn)證流程也必須進(jìn)行調(diào)整。多層集成需要檢查多個(gè)工藝步驟的對(duì)準(zhǔn)公差、鍵合質(zhì)量和電源完整性。熱模擬必須跟蹤熱量如何通過(guò)不同層以及局部熱點(diǎn)是否會(huì)降低性能。如果沒(méi)有最新的建模和分析工具，隨著層數(shù)的增加，復(fù)合產(chǎn)量損失的風(fēng)險(xiǎn)也會(huì)增加。

“EDA 不再只是芯片設(shè)計(jì)，”西門(mén)子 EDA 產(chǎn)品管理高級(jí)總監(jiān) John Ferguson 說(shuō)。它是一種整體動(dòng)物，從概念到邊緣的現(xiàn)場(chǎng)數(shù)據(jù)。這意味著以一種不會(huì)扼殺周轉(zhuǎn)時(shí)間的方式對(duì)各層的熱、應(yīng)力和電效應(yīng)進(jìn)行建模。

測(cè)試和生命周期遙測(cè)正在成為關(guān)鍵的差異化因素。在多層組裝中，已知良好芯片經(jīng)濟(jì)性變?yōu)橐阎己脤?，這意味著每個(gè)晶圓級(jí)層在鍵合前都必須經(jīng)過(guò)測(cè)試和驗(yàn)證。監(jiān)控現(xiàn)場(chǎng)可靠性的能力取決于將傳感器嵌入堆棧深處。構(gòu)建有效的芯片生命周期管理策略意味著在最早的設(shè)計(jì)階段整合測(cè)試掛鉤和遙測(cè)基礎(chǔ)設(shè)施。

“測(cè)試和芯片生命周期管理不能是事后才想到的，”Synopsys 的 Choubey 說(shuō)?！霸诖怪倍褩Ｖ?，您仍然需要已知良好的芯片和現(xiàn)場(chǎng)遙測(cè)路徑?！?/p>

這種復(fù)雜程度還需要改變工程團(tuán)隊(duì)的協(xié)作方式。芯片設(shè)計(jì)、封裝和制造之間的傳統(tǒng)界限開(kāi)始變得模糊，因?yàn)槊總€(gè)學(xué)科都更依賴(lài)于其他學(xué)科。對(duì)于許多公司來(lái)說(shuō)，這不僅僅是一次技術(shù)轉(zhuǎn)型。這也是一種文化問(wèn)題，需要新的工作流程、技能組合和合作伙伴關(guān)系。

“將系統(tǒng)拆分為不同的層可以降低每個(gè)子系統(tǒng)的復(fù)雜性，但也會(huì)增加連接它們的復(fù)雜性，”西門(mén)子 EDA 定制 IC 驗(yàn)證部門(mén)產(chǎn)品管理總監(jiān) WeiLii Tan 說(shuō)?！艾F(xiàn)在你有相互關(guān)聯(lián)的子系統(tǒng)，你必須找出在它們之間路由的最佳方式?！?/p>

制造業(yè)的逆風(fēng)雖然
CMOS 2.0的愿景令人信服，但要將其投入大批量生產(chǎn)，需要解決一長(zhǎng)串制造挑戰(zhàn)。即使單獨(dú)而言，這些障礙也是巨大的。

亞微米混合鍵合可能是需要克服的最大技術(shù)挑戰(zhàn)。從間距為 40 微米的微凸塊轉(zhuǎn)變?yōu)?2 微米以下的銅對(duì)銅鍵，晶圓對(duì)準(zhǔn)精度要求低于 100 納米。鍵合界面處的任何顆粒或表面粗糙度都可能導(dǎo)致空隙或電氣不連續(xù)性。即使是很小的工藝偏移也可能導(dǎo)致產(chǎn)率損失，并級(jí)聯(lián)到堆棧的所有層。

“鍵合對(duì)準(zhǔn)器目前提供低于 50 納米的精度，這意味著晶圓到晶圓的覆蓋精度不到 100 納米，”EV Group 業(yè)務(wù)發(fā)展總監(jiān) Bernd Dielacher 說(shuō)。“這種精度水平對(duì)于支持 imec 的互連擴(kuò)展路線(xiàn)圖至關(guān)重要。”

背面加工和晶圓減薄增加了其他挑戰(zhàn)。為了實(shí)現(xiàn)背面供電，晶圓必須減薄至 20 微米左右，并極其小心地進(jìn)行加工，以避免翹曲和污染。處理超薄基材需要專(zhuān)門(mén)的載體、臨時(shí)粘合劑和尚未標(biāo)準(zhǔn)化的清潔步驟。

“處理超薄晶圓本身就是一個(gè)科學(xué)領(lǐng)域，”Brewer Science 首席應(yīng)用工程師 Alice Guerrero 說(shuō)?！叭绻悴荒芡昝赖乜刂乒?、翹曲和污染，背面集成的所有好處都會(huì)消失?！?/p>

工藝復(fù)雜性和配方管理也是主要挑戰(zhàn)。混合鍵合和背面金屬化需要精確控制沉積、蝕刻和退火步驟。在許多情況下，工藝窗口非常窄，以至于手動(dòng)調(diào)整配方不再實(shí)用。這促使人們?cè)絹?lái)越依賴(lài)機(jī)器學(xué)習(xí)來(lái)發(fā)現(xiàn)穩(wěn)定的工藝條件。

“當(dāng)你看到現(xiàn)代蝕刻工具時(shí)，你已經(jīng)擁有了天文數(shù)字的配方，”Lam Research 首席技術(shù)和可持續(xù)發(fā)展官 Vahid Vahedi 在 ITF World 的一次演講中說(shuō)?！爱?dāng)你添加背面處理和混合鍵合時(shí)，工藝空間就會(huì)變得如此之大，以至于你需要人工智能和高級(jí)分析才能找到穩(wěn)定的作窗口?！?/p>

材料集成和原子級(jí)薄膜呈現(xiàn)出另一層復(fù)雜性。當(dāng)設(shè)備垂直堆疊時(shí)，薄膜厚度或成分的任何變化都會(huì)影響對(duì)齊、產(chǎn)量和長(zhǎng)期可靠性。原子層沉積 （ALD） 等選擇性沉積技術(shù)對(duì)于在整個(gè)晶圓表面構(gòu)建均勻的界面變得至關(guān)重要。

“一旦設(shè)備實(shí)現(xiàn) 3D，每個(gè)單層都很重要，”ASM 首席執(zhí)行官 Hichem M'Saad 在 ITF World 的一次演講中說(shuō)?！斑x擇性 ALD 使我們能夠自對(duì)準(zhǔn)過(guò)孔并保持當(dāng)今全能柵極和未來(lái) CFET 的可靠性?！?/p>

檢測(cè)和計(jì)量
最后，檢測(cè)和計(jì)量必須發(fā)展。傳統(tǒng)的光學(xué)檢測(cè)很難看到粘結(jié)層之間埋藏的空隙。雖然正在部署包括紅外成像和 X 射線(xiàn)斷層掃描在內(nèi)的非破壞性方法來(lái)及早發(fā)現(xiàn)缺陷，但隨著工藝步驟的成倍增加和特征尺寸的縮小，缺陷分類(lèi)仍然是一個(gè)瓶頸。

“無(wú)損檢測(cè)對(duì)于產(chǎn)量?jī)?yōu)化至關(guān)重要，”Dielacher 說(shuō)?！叭绻悴荒芗霸缈吹綄又g的空隙，這會(huì)導(dǎo)致高廢品率?！?/p>

除了最后階段的計(jì)量之外，制造商也越來(lái)越認(rèn)識(shí)到在工藝早期發(fā)現(xiàn)潛在晶圓問(wèn)題的重要性。即使是輕微的翹曲或彎曲也會(huì)在減薄和粘合過(guò)程中放大，導(dǎo)致對(duì)準(zhǔn)失敗或部分空隙，從而降低良率。

當(dāng)多個(gè)好的模具堆疊在一起時(shí)，經(jīng)濟(jì)風(fēng)險(xiǎn)甚至更高。一個(gè)晶圓中的單個(gè)潛在缺陷可能會(huì)破壞其上鍵合的每一層的價(jià)值。出于這個(gè)原因，一些晶圓廠正在更早地嘗試更全面的宏觀檢查和偏移跟蹤，以便在高風(fēng)險(xiǎn)晶圓進(jìn)入鍵合流之前將其標(biāo)記出來(lái)。

“他們正在尋找的是芯片完整性的最大概率，”Microtronic 應(yīng)用總監(jiān) Errol Acomer 說(shuō)?！叭绻慵霸绨l(fā)現(xiàn)某些東西，你可以在它成為一個(gè)代價(jià)高昂的問(wèn)題之前對(duì)其進(jìn)行保護(hù)?！?/p>

除了提高良率外，早期檢查還可以詳細(xì)記錄每個(gè)晶圓隨時(shí)間變化的狀況，從而在現(xiàn)場(chǎng)發(fā)生故障時(shí)更快地進(jìn)行根本原因分析。

“許多客戶(hù)希望在整個(gè)生產(chǎn)線(xiàn)上多次獲得每個(gè)晶圓的圖像，”Akomer 說(shuō)?！叭绻院蟪霈F(xiàn)問(wèn)題，你可以準(zhǔn)確追蹤它從哪里開(kāi)始?！?/p>

這些做法起源于汽車(chē)和航空航天等高可靠性市場(chǎng)，但它們將與CMOS 2.0越來(lái)越相關(guān)，在CMOS 2.0中，堆疊多個(gè)晶圓層的成本和復(fù)雜性將使偏移控制和可追溯性對(duì)于經(jīng)濟(jì)可行性至關(guān)重要。

可靠性經(jīng)濟(jì)性雖然
CMOS 2.0有望顯著提高密度和性能，但它也帶來(lái)了新的可靠性和成本風(fēng)險(xiǎn)，這些風(fēng)險(xiǎn)與平面縮放有著根本的不同。最重要的因素之一是產(chǎn)量堆疊。在單片晶圓堆棧中，每一層都必須符合規(guī)格。如果任何層發(fā)生故障，則整個(gè)程序集將丟失。即使是適度的缺陷率也會(huì)跨層復(fù)合，將有效良率推向挑戰(zhàn)商業(yè)可行性的水平。

已知良好芯片策略已在 2.5D 和多芯片模塊中使用多年，允許制造商在最終組裝之前篩選單個(gè)芯片。通過(guò)晶圓級(jí)鍵合，重點(diǎn)轉(zhuǎn)移到已知良好的層。這需要在每個(gè)構(gòu)建階段進(jìn)行嚴(yán)格的在線(xiàn)測(cè)試和檢查，以及過(guò)程監(jiān)控，以便在細(xì)微的變化通過(guò)堆棧傳播之前捕獲它們。

“一個(gè) AI 包中有 50 個(gè)圖塊，一個(gè)壞的 GPU 會(huì)殺死 49 個(gè)好的 GPU，”英特爾代工服務(wù)研究員馬克·加德納 （Mark Gardener） 在 ITF World 的一次演講中說(shuō)。“模級(jí)分揀和中流測(cè)試插入成為一種極大的經(jīng)濟(jì)優(yōu)勢(shì)?！?/p>

除了產(chǎn)量之外，現(xiàn)場(chǎng)可靠性也變得更加復(fù)雜。熱循環(huán)、機(jī)械應(yīng)力和電遷移會(huì)以不同的方式影響不同的層。故障分析也更加困難，因?yàn)閭鹘y(tǒng)的探測(cè)和成像技術(shù)通常無(wú)法在沒(méi)有破壞性方法的情況下進(jìn)入埋層。隨著設(shè)備投入生產(chǎn)，制造商將需要新的策略來(lái)監(jiān)控現(xiàn)場(chǎng)健康狀況并預(yù)測(cè)隨時(shí)間推移的退化情況。

另一個(gè)經(jīng)濟(jì)考慮因素是 3D 晶圓堆疊的投資是否對(duì)所有市場(chǎng)都有意義。雖然高性能計(jì)算可以吸收更高的工藝成本來(lái)獲得密度和帶寬，但許多其他細(xì)分市場(chǎng)可能會(huì)發(fā)現(xiàn)經(jīng)濟(jì)性令人望而卻步。成熟的節(jié)點(diǎn)將繼續(xù)發(fā)揮重要作用，尤其是在成本、功耗和可靠性勝過(guò)原始晶體管密度的情況下。

“像 130 納米和 22 納米這樣的節(jié)點(diǎn)不是傳統(tǒng)節(jié)點(diǎn);它們對(duì)于電氣化和射頻至關(guān)重要，“GlobalFoundries首席技術(shù)官Gregg Bartlett在ITF World的一次演講中說(shuō)?！拔覀兛赡軟](méi)有在魅力層以下投入足夠的研發(fā)?！?/p>

目前，CMOS 2.0 的經(jīng)濟(jì)性可能會(huì)有利于那些能夠以卓越的性能和節(jié)能來(lái)證明更高成本的應(yīng)用。但隨著工藝成熟度的提高，其中一些好處可能會(huì)向下游遷移，就像先進(jìn)封裝在過(guò)去十年中開(kāi)始做的那樣。

競(jìng)爭(zhēng)性選項(xiàng)
CMOS 2.0并不是擴(kuò)展擴(kuò)展的唯一策略。代工廠和系統(tǒng)公司也在大力投資替代路徑，每種路徑都有自己的一套好處和權(quán)衡。

最成熟的替代方案是在中介層上使用小芯片進(jìn)行 2.5D 集成。這種方法允許設(shè)計(jì)人員將邏輯、存儲(chǔ)器和模擬功能分解到單獨(dú)的芯片中，然后將它們并排連接到硅或有機(jī)基板上。好處是靈活性。每個(gè)芯片都可以在最合適的節(jié)點(diǎn)上制造，獨(dú)立測(cè)試，并在流程后期組合。已知的良好芯片經(jīng)濟(jì)性、成熟的工藝工具和更簡(jiǎn)單的良率管理使 2.5D 對(duì)于從高端 GPU 到網(wǎng)絡(luò) ASIC 的各種應(yīng)用具有吸引力。

然而，2.5D 集成有其局限性。即使使用先進(jìn)的再分布層和硅橋，小芯片之間的 I/O 密度也比混合鍵合所能達(dá)到的密度低幾個(gè)數(shù)量級(jí)。電力傳輸仍然更加復(fù)雜，并且隨著數(shù)據(jù)通過(guò)更長(zhǎng)的水平路徑，信號(hào)延遲也會(huì)增加。對(duì)于需要海量帶寬和緊密集成的工作負(fù)載，2.5D 可能還不夠。

第二種選擇是CFET器件的單片縮放，無(wú)需晶圓堆疊。通過(guò)垂直組合 n 型和 p 型柵極全周晶體管，設(shè)計(jì)人員可以在不改變集成模型的情況下降低電池高度并提高密度。這種方法利用現(xiàn)有的工藝流程，避免了多層組件的對(duì)齊和粘合挑戰(zhàn)。權(quán)衡是，擴(kuò)展最終會(huì)再次遇到 CMOS 2.0 試圖通過(guò)添加第三維度來(lái)解決的相同互連和布線(xiàn)限制。

一些公司還在探索基于小芯片的 3D 集成，將堆疊與已知良好的芯片方法相結(jié)合，進(jìn)一步模糊封裝和單片設(shè)計(jì)之間的界限。

最后一個(gè)考慮因素是基礎(chǔ)設(shè)施是否能夠跟上設(shè)計(jì)和制造的復(fù)雜性。隨著工藝節(jié)點(diǎn)的進(jìn)步，流片、OPC（光學(xué)接近校正）和驗(yàn)證所需的計(jì)算資源呈指數(shù)級(jí)增長(zhǎng)。即使是最先進(jìn)的 EDA 流也會(huì)隨著晶體管數(shù)量的激增而承受壓力。

“OPC 計(jì)算每?jī)赡暝鲩L(zhǎng)十倍，”NVIDIA 先進(jìn)技術(shù)副總裁 Vivek Singh 在 ITF World 的一次演講中說(shuō)?！鞍凑者@個(gè)速度，你需要一百個(gè)超大規(guī)模數(shù)據(jù)中心來(lái)進(jìn)行掩碼合成。加速計(jì)算是我們馴服復(fù)雜性野獸的方式。

表 2：超越納米片時(shí)代擴(kuò)展的三種途徑。資料來(lái)源：半導(dǎo)體工程/Gregory Haley

在這些策略之間進(jìn)行選擇將取決于產(chǎn)品要求、經(jīng)濟(jì)限制和生態(tài)系統(tǒng)準(zhǔn)備情況。在許多情況下，答案可能不是非此即彼。混合鍵合、小芯片和單片 CFET 縮放可以作為互補(bǔ)工具共存，將摩爾定律擴(kuò)展到納米片時(shí)代之外。

展望和里程碑CMOS
2.0 是成為下一個(gè)標(biāo)準(zhǔn)平臺(tái)還是仍然是一個(gè)實(shí)驗(yàn)性利基市場(chǎng)，將取決于其最大障礙能夠以多快的速度得到解決。原則上，晶圓級(jí)堆疊、背面電源和 CFET 集成的物理特性是合理的。在實(shí)踐中，技術(shù)、經(jīng)濟(jì)和后勤里程碑的清單很長(zhǎng)。

首先，亞微米混合鍵合必須證明它能夠大規(guī)模提供可靠、無(wú)空隙的互連。產(chǎn)量管理、在線(xiàn)檢測(cè)和過(guò)程控制對(duì)于避免跨層復(fù)合損失至關(guān)重要。設(shè)備制造商和材料供應(yīng)商已經(jīng)在合作改進(jìn)表面處理、粘合化學(xué)品和清潔協(xié)議。

“混合鍵合已經(jīng)從研究轉(zhuǎn)向生產(chǎn)，但可靠的互連縮放到 1 微米以下取決于許多因素，例如完美的晶圓制備，”Dielacher 說(shuō)?！斑^(guò)高的表面粗糙度或任何污染都會(huì)破壞界面，因此必須嚴(yán)格控制整個(gè)工藝流程?！?/p>

其次，背面感知 EDA 流程必須成熟。布局和布線(xiàn)引擎、時(shí)序簽核工具和功率分析框架將需要處理多層連接，而不會(huì)讓設(shè)計(jì)人員不知所措。仿真模型必須以可信且可重復(fù)的方式捕獲寄生相互作用、熱梯度和機(jī)械應(yīng)力。

“EDA 不會(huì)在真空中解決這個(gè)問(wèn)題，”西門(mén)子數(shù)字工業(yè)軟件產(chǎn)品管理高級(jí)總監(jiān) Joe Davis 說(shuō)?！吧鷳B(tài)系統(tǒng)必須共同開(kāi)發(fā)方法和標(biāo)準(zhǔn)，否則學(xué)習(xí)曲線(xiàn)將過(guò)于陡峭。”

第三，超薄晶圓的材料和處理工藝必須變得更加堅(jiān)固。翹曲、弓形和污染必須控制到遠(yuǎn)遠(yuǎn)超過(guò)當(dāng)今標(biāo)準(zhǔn)的水平。

“你可以擁有最好的設(shè)計(jì)工具和工藝模塊，但如果材料還沒(méi)有準(zhǔn)備好，那么這些都無(wú)關(guān)緊要，”Brewer Science 的高級(jí)技術(shù)專(zhuān)家 Douglas Guerrero 說(shuō)?！拔镔|(zhì)準(zhǔn)備是其他一切的守門(mén)人?！?/p>

最后，生態(tài)系統(tǒng)必須保持一致。設(shè)備供應(yīng)商、代工廠、EDA 提供商和 IP 供應(yīng)商都必須就支持 CMOS 2.0 生產(chǎn)的標(biāo)準(zhǔn)、工作流程和供應(yīng)鏈達(dá)成一致。沒(méi)有一家公司可以孤立地解決這些挑戰(zhàn)。

“CMOS 2.0 不是晶體管路線(xiàn)圖。這是一個(gè)系統(tǒng)路線(xiàn)圖，“imec 的 Ryckaert 說(shuō)。“該行業(yè)將不得不決定是要在二維還是三維中擴(kuò)展。如果我們能夠保持一致，它就會(huì)開(kāi)啟十年的創(chuàng)新。如果我們做不到，我們可能會(huì)被困住。

在短期內(nèi)，CMOS 2.0 技術(shù)最有可能出現(xiàn)在高性能計(jì)算、人工智能加速器和高端移動(dòng)設(shè)備中，這些領(lǐng)域的密度和帶寬證明了投資的合理性。隨著時(shí)間的推移，如果產(chǎn)量提高并且流程穩(wěn)定，它可能會(huì)遷移到更廣泛的市場(chǎng)。

目前，CMOS 2.0 讓我們得以一睹納米片時(shí)代之后的風(fēng)采，并提醒人們縮放不再僅僅與晶體管有關(guān)。它是關(guān)于整個(gè)系統(tǒng)，層層疊疊，需要新工具、新材料、新思維。