CMOS 2.0：后納米芯片時(shí)代的分層邏輯

• 五十多年來(lái)，半導(dǎo)體行業(yè)一直依賴一個(gè)簡(jiǎn)單的方程式——縮小晶體管，在每片晶圓上封裝更多晶體管，并隨著成本的下降而看到性能飆升。雖然每個(gè)新節(jié)點(diǎn)在速度、能效和密度方面都提供了可預(yù)測(cè)的提升，但這個(gè)公式正在迅速耗盡。隨著晶體管接近個(gè)位數(shù)納米工藝，制造成本正在飆升，而不是下降。電力傳輸正在成為速度與熱控制的瓶頸，定義摩爾定律的自動(dòng)性能提升正在減少。為了保持進(jìn)步，芯片制造商已經(jīng)開(kāi)始抬頭看——字面意思。他們不是將所有內(nèi)容都構(gòu)建在一個(gè)平面上，而是垂直堆疊邏輯、電源和內(nèi)存。雖然 2.5D 封裝已經(jīng)將其中一些投入生產(chǎn)，將芯片并排
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