隨著 JEDEC 于 7 月 9 日發(fā)布 LPDDR6 標準，內(nèi)存巨頭正競相滿足來自移動和 AI 設(shè)備的激增需求。值得注意的是，據(jù)行業(yè)消息人士援引 商業(yè)時報 的報道，DDR6 預(yù)計將于 2027 年進入大規(guī)模應(yīng)用。

領(lǐng)先的 DRAM 制造商，包括三星、美光和 SK 海力士，已經(jīng)啟動了 DDR6 開發(fā)，重點關(guān)注芯片設(shè)計、控制器驗證和封裝模塊集成。正如商業(yè)時報所述，三大主要 DRAM 制造商已完成 DDR6 原型芯片設(shè)計，現(xiàn)在正與內(nèi)存控制器和平臺參與者如英特爾和 AMD 合作進行接口測試。

在產(chǎn)品路線方面，報告指出下一代 CPU 預(yù)計從 2026 年開始支持 DDR6，目標市場為 AI 服務(wù)器、HPC 系統(tǒng)和高端筆記本電腦。

DDR6 標準逐漸成型

商業(yè)時報指出，JEDEC（固態(tài)技術(shù)協(xié)會）已于 2024 年底完成了 DDR6 主要草案標準，而 LPDDR6 草案則在 2025 年第二季度發(fā)布。報告稱，平臺測試和驗證預(yù)計將于 2026 年開始。

盡管標準仍在制定中，但商業(yè)時報援引行業(yè)消息人士的話稱，DDR6 在性能和架構(gòu)方面都帶來了重大進步。據(jù)報告說，DDR6 的速度預(yù)計將是 DDR5 的兩倍甚至三倍，起步速度為 8,800 MT/s，最高可達 17,600 MT/s。

結(jié)構(gòu)上，DDR6 將轉(zhuǎn)向多通道設(shè)計，采用 4×24 位子通道，而 DDR5 采用的是 2×32 位設(shè)置，據(jù)《商業(yè)時報》報道。這將允許更好的并行處理、數(shù)據(jù)流和帶寬利用，但同時也對模塊 I/O 設(shè)計和信號完整性提出了更高的要求，報道補充道。

同時，CAMM2（壓縮附加內(nèi)存模塊 2）—現(xiàn)正由 JEDEC 標準化—正成為 DDR6 時代的關(guān)鍵特性?！渡虡I(yè)時報》報道，CAMM2 提供更高的帶寬、更大的密度、更低的阻抗和更薄的形狀因子，解決了傳統(tǒng) 288 引腳 DIMM 插槽在 DDR5 中的物理限制。

LPDDR6 更新

另一方面，據(jù) 《專家》 稱，除了領(lǐng)先的內(nèi)存公司外，高通、聯(lián)發(fā)科和 Synopsys 等芯片設(shè)計巨頭也一直在塑造 LPDDR6 標準。隨著新規(guī)范的最終確定，內(nèi)存制造商、移動和 AI 芯片設(shè)計者和測試設(shè)備供應(yīng)商現(xiàn)在可以在統(tǒng)一的框架下對齊開發(fā)和驗證工作。

樂觀地，The Guru 指出，LPDDR6 產(chǎn)品可能在年底前上市，而三星和 SK 海力士——多年來一直在開發(fā)這項技術(shù)——正在準備大規(guī)模生產(chǎn)。與此同時，高通和聯(lián)發(fā)科也在加快 SoC 開發(fā)，以推動下一代高性能 AI 設(shè)備的發(fā)展，報道補充道。