基于FPGA處理器的數字光端機系統(tǒng)簡介
加入技術交流群
接收端A/D轉換電路主要完成對數字化后的視頻信號的模擬變換，還原出標準的視頻信號。此處選用的DAC為ADI公司的高速AD9708。
AD9708采用+3V或+5V單電源供電，兩路電流輸出，轉換速率高達125MHz，建立時間不大于35ns，轉換精度為1/4 LSB。在+5V電源供電的情況下，其功耗為175mW；在+3V電源供電的情況下，其功耗為45mW。
為了特殊的需要，AD9708還兼容8位、10位和12位并行數據輸入。當AD9708被設置成8位數據輸入時，只要把管腳1設為最高輸入有效數據位（MSB），管腳8設為最低輸入有效數據位（LSB）即可。引腳1（DB13）：最高輸入有效數據位；引腳2～13（DB12～DB1）：數據輸入端；引腳14（DB0）：最低輸入有效。
4 并串/串并模塊
低壓差分信號是由ANSI/TIA/EIA-644-1995定義的用于高速數據傳輸的物理層接口標準（LVDS）。它具有超高速(速率可達1.4Gb/s)、超低功耗和低電磁輻射等特性，因而是在銅介質上實現(xiàn)千兆位速率通信的優(yōu)選方案。而總線形低壓差分信號LVDS是LVDS技術在多點通信領域的擴展，它要求有更大的驅動電流(10mA)和更好的阻抗匹配設計。
SN65LV1023和SN65LV1224是TI公司推出的10位總線型低壓差分信號的應用芯片組。其中SN65LV1023是可將10位并行CMOS或TTL數據轉換為具有內嵌時鐘的高速串行差分數據流的串化器；而SN65LV1224則是接收該差分數據流并將它們轉換為并行數據的解串器，它同時又可以重建并行時鐘。采用該器件組進行數據串化時采用的是內嵌時鐘，這樣可有效地解決由于時鐘與數據的不嚴格同步而制約高速傳輸的瓶頸問題。此處的硬件電路設計如圖4所示。
圖4 并串轉化硬件示意圖
系統(tǒng)軟件設計
系統(tǒng)軟件主要是對系統(tǒng)控制核心的FPGA的編程。整個程序基于模塊化、結構化的軟件開發(fā)思想編寫。所用的開發(fā)工具是Altera公司出品的FPGA集成開發(fā)環(huán)境QuartusII，開發(fā)語言采用當今比較流行的大規(guī)模集成電路Verilog開發(fā)語言。
系統(tǒng)軟件功能實現(xiàn)了A/D控制模塊、語音編碼控制模塊、并串轉換控制模塊、串并轉換控制模塊、D/A控制模塊、語音解碼控制模塊和反向數據的收發(fā)控制模塊。
1 A/D控制模塊
A/D控制模塊以FPGA為主控核心，為AD9280提供采樣時鐘；同時采集AD9280A/D轉換后的數字量。
FPGA系統(tǒng)時鐘頻率為32MHz，對于AD9280的采樣時鐘為16MHz，對系統(tǒng)時鐘進行二分頻后提供給AD9280。同時，在分頻后的輸出時鐘的上升沿對A/D轉換的結果進行讀取，讀取的結果存入FPGA中進行下一步應用。程序如下所示。
module AdControl(clk_in,reset,ad_data,clk_out,data_reg);
input clk_in,reset;
input [0:7]ad_data;
output clk_out;
output [0:7]data_reg;
reg [0:7]data_reg;
reg clk_out;
always@(posedgeclk_in)
begin
if(reset)
clk_out＜=0;
else
clk_out＜=clk_out;
end
always@(posedgeclk_out)
begin
data_reg＜=ad_data;
end
endmodule
其中，clk_in為FPGA系統(tǒng)輸入時鐘；clk_out為分頻后提供給ADC的采樣時鐘；reset為復位端，高電平復位；ad_data是A/D轉換后得到的數字量；data_reg
用來存儲A/D轉換后的數字量。
評論