asic ip核文章進(jìn)入asic ip核技術(shù)社區(qū)

VERISILICON加盟“功耗前鋒倡議”加速高級低功耗設(shè)計(jì)

　　世界級ASIC設(shè)計(jì)晶圓廠及定制解決方案供應(yīng)商VeriSilicon Holdings Co., Ltd.（VeriSilicon）“已經(jīng)加盟功耗前鋒倡議”（ Power Forward Initiative，PFI），計(jì)劃為其ASIC客戶提供基于通用功率格式（Common Power Format，CPF）的設(shè)計(jì)解決方案。　　VeriSilicon采用Cadence低功耗解決方案，是業(yè)界領(lǐng)先的完整的設(shè)計(jì)流程，以Si2標(biāo)準(zhǔn)的CPF為基礎(chǔ)，貫穿邏輯設(shè)計(jì)、驗(yàn)證、實(shí)現(xiàn)等技術(shù)。這種針
關(guān)鍵字：晶圓 VeriSilicon ASIC 低功耗 CPF

全功能硬件掃描鍵盤控制器IP核的實(shí)現(xiàn)

　　IP（Intellectual Property），即常說的知識產(chǎn)權(quán)。在PLD領(lǐng)域中，IP核是指將數(shù)字系統(tǒng)中常用但比較復(fù)雜的一些功能塊設(shè)計(jì)成參數(shù)可調(diào)并以HDL源文件或加密網(wǎng)表形式存在的可供其他用戶直接調(diào)用的軟件模塊。由于已經(jīng)過嚴(yán)格的測試和優(yōu)化，使用IP核可以顯著減小設(shè)計(jì)和調(diào)試時(shí)間，提高開發(fā)效率，降低產(chǎn)品成本。本文以一款結(jié)構(gòu)經(jīng)參數(shù)化的全功能硬件掃描鍵盤控制器的開發(fā)為例，闡述IP核設(shè)計(jì)的一般方法與步驟。　　1 設(shè)計(jì)的意義與可行性　　鍵盤是計(jì)算機(jī)系統(tǒng)中最常用的人機(jī)交互輸入設(shè)備。在嵌入式系統(tǒng)中，用R+
關(guān)鍵字：掃描鍵盤，IP核

加速ASIC/SoC原型設(shè)計(jì)的軟件技術(shù)

ASIC和SoC器件成本的逐步上升迫使半導(dǎo)體供應(yīng)商必須進(jìn)一步開拓各個(gè)器件的市場以尋求滿意的投資回報(bào)。日益增長的軟件使用為此提供了有效的機(jī)制，因?yàn)樵黾拥能浖?nèi)容等同于更多的功能和軟件變化提供了特定市場產(chǎn)品的差異化。
關(guān)鍵字： ASIC SoC 原型設(shè)計(jì) 軟件技術(shù)

基于FPGA的UART IP核設(shè)計(jì)與實(shí)現(xiàn)

本文設(shè)計(jì)了一種基于FPGA的UART核，該核符合串行通信協(xié)議，具有模塊化、兼容性和可配置性，適合于SoC應(yīng)用。
關(guān)鍵字： FPGA UART IP核

以高性能匯聚平臺迎接視頻監(jiān)控新挑戰(zhàn)

　　隨著人們對安全需求的日益重視和性能的不斷增強(qiáng)、價(jià)格的迅速降低，應(yīng)用市場正快速膨脹。但是不管是定位于中小企業(yè)、中小網(wǎng)絡(luò)的DVR解決方案，還是定位在高端、企業(yè)級用戶的DVS，以及廣被業(yè)界看好的IP攝像機(jī)，都對方案提供商提出了更高的要求（更多挑戰(zhàn)）：更高的視頻信號分辨率和壓縮比；更靈活的媒體格式支持；更安全的內(nèi)容保護(hù)；更低的功耗、成本和開發(fā)復(fù)雜度。　　在視頻監(jiān)控應(yīng)用領(lǐng)域主要包括媒體處理器、DSC、ASIC、以及FPGA等幾種方案。其中DSC雖然具有部分DSP的功能，但是從總體來講，DSC和媒體處理器一樣
關(guān)鍵字：視頻監(jiān)控 DVS DSC ASIC

專用集成電路增長趨緩初創(chuàng)IC設(shè)計(jì)公司數(shù)量下降

　　???目前ASIC的現(xiàn)狀并不讓人看好，但是相信通過創(chuàng)新，設(shè)計(jì)出真正的差異化產(chǎn)品，ASIC仍有希望。 ? ????曾經(jīng)喧囂的ASIC(專用集成電路)，在初創(chuàng)IC(集成電路)設(shè)計(jì)公司數(shù)量減少以及設(shè)計(jì)成本居高不下的情況下正經(jīng)歷輕度的衰退。 ????那些?ASIC制造商，如LSILogic、Fujitsu（富士通）、NEC、Oki、
關(guān)鍵字： ASIC ASSP

針對未來的任務(wù)關(guān)鍵設(shè)計(jì)應(yīng)采用那種耐輻射平臺？(06-100)

　　暴露在惡劣的太空環(huán)境下的系統(tǒng)必須能在各種極端的條件下正常工作，且不喪失任何功能。太空系統(tǒng)在其生命期內(nèi)采集的信息若有任何微小偏差，都可能會對整個(gè)數(shù)據(jù)作出錯(cuò)誤的詮釋。由于這些太空系統(tǒng)都是執(zhí)行特別重要任務(wù)的系統(tǒng)，在設(shè)計(jì)時(shí)就必須考慮多個(gè)因素，除了功耗、系統(tǒng)重量、體積和發(fā)射時(shí)間等因素外，系統(tǒng)的可靠性是最主要關(guān)鍵。例如，執(zhí)行太空任務(wù)的衛(wèi)星必須能夠在整個(gè)生命期內(nèi) (通常是數(shù)十年) 耐受各種惡劣的環(huán)境條件。就可靠性而言，在太空運(yùn)行的系統(tǒng)面臨最大的挑戰(zhàn)也許是持續(xù)的輻射轟擊。提高系統(tǒng)的耐輻射能力正迅速成為系統(tǒng)工程師的一項(xiàng)
關(guān)鍵字： Actel FPGA 耐輻射 RH-ASIC

開放性32位RISC處理器IP核的比較與分析

　　引言　　隨著VLSI設(shè)計(jì)技術(shù)和深亞微米制造技術(shù)的飛速發(fā)展， SOC (System on Chip ) 技術(shù)逐漸成為了集成電路設(shè)計(jì)的主流技術(shù)。SOC 已經(jīng)在便攜式手持設(shè)備、無線網(wǎng)絡(luò)終端和多媒體娛樂設(shè)備等領(lǐng)域得到了廣泛的應(yīng)用。　　高性能的處理器核是SOC設(shè)計(jì)中最為關(guān)鍵和核心的部分。絕大多數(shù)SOC 的處理器都采用了RISC體系結(jié)構(gòu)。RISC 處理器具有指令效率高、電路面積小和功率消耗低等特點(diǎn)，滿足了SOC 高性能、低成本和低功耗的設(shè)計(jì)要求。目前在SOC 設(shè)計(jì)中廣泛使用的32bit RISC 處理
關(guān)鍵字：內(nèi)核 RISC 處理器 IP核

在FPGA中集成高速串行收發(fā)器面臨的挑戰(zhàn)(04-100)

　　Altera公司對PCI Express，串行Rapid I/O和SerialLite等串行標(biāo)準(zhǔn)和協(xié)議的認(rèn)可，將促進(jìn)具有時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)功能的高速串行收發(fā)器的應(yīng)用。這些曾在4或8位ASSP中使用的收發(fā)器現(xiàn)在可以集成在高端FPGA中。帶有嵌入式收發(fā)器的FPGA占據(jù)更小的電路板空間，具有更高的靈活性和無需接口處理的兩芯片方案等優(yōu)勢，因此，采用這種FPGA對電路板設(shè)計(jì)者是很具有吸引力的選擇。　　在FPGA中集成收發(fā)器使得接口電路處理工作由電路板設(shè)計(jì)者轉(zhuǎn)向芯片設(shè)計(jì)者。本文闡述在一個(gè)FPGA中集成1
關(guān)鍵字： Altera FPGA ASSP ASIC

紅外動目標(biāo)識別跟蹤系統(tǒng)的DSP+FPGA實(shí)現(xiàn)

　　與通用集成電路相比，ASIC芯片具有體積小、重量輕、功耗低、可靠性高等幾個(gè)方面的優(yōu)勢，而且在大批量應(yīng)用時(shí)，可降低成本。現(xiàn)場可編程門陣列(FPGA)是在專用ASIC的基礎(chǔ)上發(fā)展出來的，它克服了專用ASIC不夠靈活的缺點(diǎn)。與其他中小規(guī)模集成電路相比，其優(yōu)點(diǎn)主要在于它有很強(qiáng)的靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對電路的修改和維護(hù)很方便。DSP+FPGA結(jié)構(gòu)最大的特點(diǎn)是結(jié)構(gòu)靈活，有較強(qiáng)的通用性，適于模塊化設(shè)計(jì)，從而能夠提高算法效率;同時(shí)其開發(fā)周期較短，系統(tǒng)易于維護(hù)和擴(kuò)展，適合于實(shí)時(shí)數(shù)字信號處理。本
關(guān)鍵字： ASIC

PLD公司三極化形成

可編程邏輯器件（PLD）在與ASIC之激戰(zhàn)中已經(jīng)告捷：每年開始PLD設(shè)計(jì)的項(xiàng)目數(shù)目遠(yuǎn)遠(yuǎn)高于ASIC項(xiàng)目開工數(shù)。同時(shí)，PLD廠家之間也發(fā)生微妙的變化，由崛起時(shí)的爭強(qiáng)好斗和互不相讓，漸漸找到了各自的落腳點(diǎn)。目前看來，Xilinx的產(chǎn)品穩(wěn)居65nm FPGA市場，Altera最大的量產(chǎn)在90nm FPGA，Actel憑低功耗0.13微米FPGA在對功耗要求苛刻的領(lǐng)域站穩(wěn)了腳跟。昔日的兩個(gè)龐然大物——Xilinx和Altera之間拉開了距離，同時(shí)小型FPGA廠商如Actel躍躍欲試，漸漸跳
關(guān)鍵字： PLD FPGA ASIC

提高ASIC驗(yàn)證的速度與可視性

　　前言　　高性能、高容量FPGA在ASIC/SoC原型設(shè)計(jì)及系統(tǒng)兩方面的應(yīng)用持續(xù)增長。這些設(shè)計(jì)通常包括硬件及嵌入式軟件(也可能包括應(yīng)用軟件)的復(fù)雜組合，這給系統(tǒng)驗(yàn)證帶來了巨大負(fù)擔(dān)，原因是檢測、隔離、調(diào)試及校正故障要比最初設(shè)計(jì)所花費(fèi)的時(shí)間、資金和工程資源多得多。　　由于軟硬件之間交互作用相當(dāng)復(fù)雜且無法預(yù)見，僅僅是找到深藏于系統(tǒng)中的故障就需要進(jìn)行長時(shí)間的測試序列，而且隨后的調(diào)試過程還需要花費(fèi)更多的時(shí)間及精力。另外，如果驗(yàn)證測試使用視頻流等實(shí)際數(shù)據(jù)時(shí)，那么間發(fā)故障將很難(如果并非不可能)重現(xiàn)。　　
關(guān)鍵字： FPGA ASIC 模擬器

MCS-51單片機(jī)串行口IP核的實(shí)現(xiàn)

　　1 引言　　隨著集成電路的深亞微米制造技術(shù)和eda技術(shù)的迅猛發(fā)展，芯片的密度和復(fù)雜度不斷提高，復(fù)用以前的設(shè)計(jì)模塊用于asic芯片和在一塊芯片上實(shí)現(xiàn)嵌入式系統(tǒng)的功能形成所謂的片上可編程系統(tǒng)( system on programmable chip，sopc) 已成為一種發(fā)展的新趨勢。ip core(知識產(chǎn)權(quán)核) 設(shè)計(jì)的重用性以及sopc 技術(shù)的出現(xiàn)，以其設(shè)計(jì)的靈活性大大縮短了產(chǎn)品的設(shè)計(jì)周期，減少了設(shè)計(jì)成本，降低了設(shè)計(jì)風(fēng)險(xiǎn)，加快了產(chǎn)品的上市速度。本文中介紹的串行口控制器是一種功能和通信協(xié)議與MCS-5
關(guān)鍵字： MCS-51 串行口 IP核 MCU和嵌入式微處理器

實(shí)現(xiàn)電源排序的簡單電路

　　asic、fpga和dsp可能需要多個(gè)電源電壓，而這些電源電壓的啟動順序有種種限制。通常電壓值最高的i/o電壓常常必須首先啟動，然后其他電壓按照從高到低的順序逐一啟動，最后啟動的是芯核電壓。這種情況可能還要求一個(gè)電源線的電壓不能比另一電源線的電壓大一個(gè)二極管壓降以上;否則過大的電流可從i/o電壓通過ic回流到較低的電壓，有可能損壞昂貴的ic。你控制這一順序的常用方法是，在排序的相鄰電壓線之間連接外部二極管，以便把一個(gè)較高的電壓嵌位到一個(gè)較低電壓的一個(gè)二極管壓降以內(nèi)，從而防止ic中可能出現(xiàn)的閂鎖現(xiàn)象。二
關(guān)鍵字： asic fpga dsp 電源

Xilinx開放源碼硬件創(chuàng)新大賽復(fù)賽名單公布

2008年1月8日，北京訊：自2007年6月正式開始的覆蓋全國高校的“中國電子學(xué)會Xilinx開放源碼硬件創(chuàng)新大賽”初賽經(jīng)過大賽組委會的認(rèn)真篩選，來自34所高校的53支隊(duì)伍從170多支參賽隊(duì)伍中脫穎而出，入圍復(fù)賽階段。入圍隊(duì)伍中，大連理工，清華，電子科大，西安電子科大等表現(xiàn)突出，僅大連理工就有6支隊(duì)伍進(jìn)入復(fù)賽。開賽以來，包括清華、北大、中國電子科技大學(xué)、西安電子科技大學(xué)、中國科技大學(xué)等在內(nèi)的近50所高校學(xué)生踴躍報(bào)名，共有170多只隊(duì)伍的1000多位在校
關(guān)鍵字： Xilinx 開放源碼硬件創(chuàng)新大賽入圍復(fù)賽模擬技術(shù) 電源技術(shù) SoC ASIC