來源：EETOP 

模擬單元設(shè)計和工藝節(jié)點演進的方法數(shù)字單元有很大不同，因為模擬單元的輸入和輸出往往有一個隨時間變化的電壓水平，而不是僅僅在1和0之間切換。臺積電的Kenny Hsieh在最近的北美OIP活動上發(fā)表了關(guān)于模擬單元工藝節(jié)點遷移的主題，提出了臺積電應對這些挑戰(zhàn)的方法?？偨Y(jié)如下：

從N7到N5再到N3，模擬設(shè)計規(guī)則的數(shù)量急劇增加，同時需要考慮更多的布局效應。模擬單元的高度往往是不規(guī)則的，所以沒有像標準單元那樣的基臺(abutment)。附近的晶體管布局會影響相鄰晶體管的性能，需要花費更多時間進行驗證。

臺積電從N5節(jié)點開始對模擬單元采取的方法是使用具有固定單元高度的布局，支持單元的基臺以形成陣列，重復使用 Metal 0 及以下的預繪制布局，并且經(jīng)過硅驗證。模擬單元的 PDK 內(nèi)部是有源單元，加上所有其他參數(shù)：CMOS、保護環(huán)、CMOS tap、變?nèi)荻O管等。

模擬單元現(xiàn)在使用固定高度，放置在軌道（track）中，您可以在其中使用基臺，甚至可以自定義過渡（transition）、tap和保護區(qū)域。模擬單元的所有可能組合都經(jīng)過詳盡的預驗證。

模擬單元

通過這種模擬單元方法，可以實現(xiàn)均勻的氧化物擴散 (OD) 和多晶硅 (PO)，從而提高硅產(chǎn)量。

模擬單元版圖

模擬單元版圖自動化

通過限制模擬單元內(nèi)的模擬晶體管使用更有規(guī)律的模式，那么就可以更容易地使用布局自動化，如：使用模板自動布局、具有電氣感知寬度和空間的自動布線，以及添加備用晶體管以支持設(shè)計過程中后來出現(xiàn)的任何ECO。

模擬單元的常規(guī)布局

在節(jié)點之間遷移時，原理圖拓撲結(jié)構(gòu)被重新使用，而每個器件的寬度和長度確實發(fā)生了變化。APR的設(shè)置是針對單元中的每個模擬元件進行調(diào)整的。對電流和寄生匹配等模擬指標的APR約束使這個過程更加智能。為了支持ECO流程，有一個自動備用晶體管插入的功能。自2021年以來，Cadence和Synopsys都與臺積電合作，以實現(xiàn)這種改進的模擬自動化方法。

將模擬電路遷移到新的工藝節(jié)點需要一系列設(shè)備映射、電路優(yōu)化、版圖重用、模擬 APR、EM 和 IR 修復以及版圖后仿真。在映射期間，使用 Id 飽和方法，其中器件根據(jù)其上下文自動識別。

偽布局后仿真可以使用估計值和一些完全提取的值來縮短分析循環(huán)。Cadence和Synopsys對IC布局工具的增強現(xiàn)在支持原理圖遷移、電路優(yōu)化和版圖遷移步驟。

使用自動化步驟和模板方法將 N4 的 VCO 布局遷移到 N3E 節(jié)點，重用差分對和電流鏡像設(shè)備的布局和方向。將新的自動化遷移方法與手動方法進行比較，其中手動遷移所需時間為 50 天，而自動化僅需 20 天，因此生產(chǎn)率提高了 2.5 倍。早期的 EM、IR 和寄生 RC 檢查是實現(xiàn)生產(chǎn)力提升的基礎(chǔ)。

N4 到 N3E VCO 布局遷移

環(huán)形 VCO 也使用 Pcells 從 N40 手動和自動遷移到 N22 節(jié)點。通過使用自動化流程，生產(chǎn)率提高了 2 倍。Pcells 有更多的限制，所以生產(chǎn)率的提高相對較少。

總結(jié)

臺積電通過以下方式應對模擬單元遷移的挑戰(zhàn)：與Cadence和Synopsys等EDA供應商合作修改他們的工具，使用固定高度的模擬單元以實現(xiàn)更多的布局自動化，以及采用與數(shù)字流程類似的策略。兩個遷移實例表明，當使用較小的節(jié)點，如N5到N3時，生產(chǎn)率的提高可以達到2.5倍。即使是像N40這樣的成熟節(jié)點，使用Pcells也可望有2倍的生產(chǎn)率提高。

原文

https://semiwiki.com/semiconductor-manufacturers/321960-tsmc-oip-analog-cell-migration/