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cpld／fpga 文章 最新資訊

基于FPGA的PCB測(cè)試機(jī)硬件電路設(shè)計(jì)研究

  • 引言PCB光板測(cè)試機(jī)基本的測(cè)試原理是歐姆定律，其測(cè)試方法是將待測(cè)試點(diǎn)間加一定的測(cè)試電壓，用譯碼電...
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出租車計(jì)價(jià)器的FPGA設(shè)計(jì)

  • O 引 言
    FPGA(Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)是一種高密度可編程邏輯器件，它支持系統(tǒng)可編程，通過(guò)寫入不同的配置數(shù)據(jù)就可以實(shí)現(xiàn)不同的邏輯功能。使用FPGA來(lái)設(shè)計(jì)電子系統(tǒng)，具有設(shè)計(jì)周期短
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基于FPGA的高斯白噪聲發(fā)生器設(shè)計(jì)

  • 0 引 言
    現(xiàn)代通訊電子設(shè)備的抗干擾測(cè)試已經(jīng)成為必須的測(cè)試項(xiàng)目，主要的干擾類型為噪聲干擾。在通信信道測(cè)試和電子對(duì)抗領(lǐng)域里，噪聲始終是最基本、最常用的干擾源之一。如何產(chǎn)生穩(wěn)定和精確的噪聲信號(hào)已經(jīng)成為一
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MPEG-2復(fù)用器PSI信息分析部分的FPGA實(shí)現(xiàn)

  • 復(fù)用器是數(shù)字電視前端平臺(tái)的關(guān)鍵設(shè)備，它的主要功能是完成對(duì)輸入多路傳輸流(Transport Stream，TS)的復(fù)用工作，它的性能穩(wěn)定性直接影響前端平臺(tái)的運(yùn)行。而復(fù)用器對(duì)傳輸流中節(jié)目特殊信息(Program Spe-cial Info
  • 關(guān)鍵字： MPEG  FPGA  PSI  復(fù)用器    

基于0.13微米CMOS工藝下平臺(tái)式FPGA中可重構(gòu)RAM模塊的一種設(shè)計(jì)方法

  • 基于0.13微米CMOS工藝下平臺(tái)式FPGA中可重構(gòu)RAM模塊的一種設(shè)計(jì)方法,1. 引言

    對(duì)于需要大的片上存儲(chǔ)器的各種不同的應(yīng)用，F(xiàn)PGA 需要提供可重構(gòu)且可串聯(lián)的存儲(chǔ)器陣列。通過(guò)不同的配置選擇，嵌入式存儲(chǔ)器陣列可以被合并從而達(dá)到位寬或字深的擴(kuò)展并且可以作為單端口，雙端口
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基于FPGA的防盜定位追蹤系統(tǒng)

  • 1 系統(tǒng)方案　　GSM(Global System for Mobile Communications)為全球移動(dòng)通訊系統(tǒng)，是一種起源于歐洲的移動(dòng)通信技術(shù)標(biāo)準(zhǔn)，其開(kāi)發(fā)目的是讓全球各地可以共同使用一個(gè)移動(dòng)電話網(wǎng)絡(luò)標(biāo)準(zhǔn)，讓用戶使用一部手機(jī)就能行遍全球
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基于FPGA的提取位同步時(shí)鐘DPLL設(shè)計(jì)

  • 在數(shù)字通信系統(tǒng)中，同步技術(shù)是非常重要的，而位同步是最基本的同步。位同步時(shí)鐘信號(hào)不僅用于監(jiān)測(cè)輸入碼元信號(hào)，確保收發(fā)同步，而且在獲取幀同步及對(duì)接收的數(shù)字碼元進(jìn)行各種處理的過(guò)程中也為系統(tǒng)提供了一個(gè)基準(zhǔn)
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FPGA中SPI復(fù)用配置的編程方法

  • FPGA中SPI復(fù)用配置的編程方法, SPI(Serial Peripheral Interface，串行外圍設(shè)備接口)是一種高速、全雙工、同步的通信總線，在芯片的引腳上只占用4根線，不僅節(jié)約了芯片的引腳，同時(shí)在PCB的布局上還節(jié)省空間。正是出于這種簡(jiǎn)單、易用的特性，
  • 關(guān)鍵字： 編程  方法  配置  復(fù)用  SPI  FPGA  

FPGA的時(shí)鐘頻率同步設(shè)計(jì)

  • FPGA的時(shí)鐘頻率同步設(shè)計(jì),引 言
    網(wǎng)絡(luò)化運(yùn)動(dòng)控制是未來(lái)運(yùn)動(dòng)控制的發(fā)展趨勢(shì)，隨著高速加工技術(shù)的發(fā)展，對(duì)網(wǎng)絡(luò)節(jié)點(diǎn)間的時(shí)間同步精度提出了更高的要求。如造紙機(jī)械，運(yùn)行速度為1 500～1 800m／min，同步運(yùn)行的電機(jī)之間1μs的時(shí)間同步誤差將
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DSP與CPLD的 輸電線路局部氣象監(jiān)測(cè)裝置設(shè)計(jì)

  • DSP與CPLD的 輸電線路局部氣象監(jiān)測(cè)裝置設(shè)計(jì),1 概 述
    輸電線路的狀態(tài)直接決定著整個(gè)電網(wǎng)的安全穩(wěn)定運(yùn)行，輸電線路微氣象參數(shù)的實(shí)時(shí)監(jiān)測(cè)能夠?yàn)殡娋W(wǎng)正常調(diào)度、以及自然災(zāi)害預(yù)測(cè)和控制提供必要的現(xiàn)場(chǎng)信息。輸電線路是電力系統(tǒng)的關(guān)鍵元件之一。為了安全、穩(wěn)定
  • 關(guān)鍵字： 監(jiān)測(cè)  裝置  設(shè)計(jì)  氣象  局部  CPLD  輸電  線路  DSP  

FPGA單芯片四核二乘二取二的安全系統(tǒng)

  • FPGA單芯片四核二乘二取二的安全系統(tǒng),引 言
    二乘二取二系統(tǒng)的兩套計(jì)算機(jī)系統(tǒng)各有兩個(gè)CPU，并且所有結(jié)構(gòu)和配件完全相同。兩套系統(tǒng)之間采取雙機(jī)熱備份，大幅提高了系統(tǒng)可靠性，在一些領(lǐng)域得到了廣泛應(yīng)用?；诙硕《蒎e(cuò)結(jié)構(gòu)的計(jì)算機(jī)聯(lián)鎖系統(tǒng)在國(guó)
  • 關(guān)鍵字： 系統(tǒng)  安全  單芯片  FPGA  

通過(guò)USB接口實(shí)現(xiàn)FPGA的SelectMap配置

  • 1.引言
    FPGA器件結(jié)合了 ASIC的高性能和微處理器的靈活，不僅擁有豐富的邏輯資源，而且可以進(jìn)行方便靈活的配置。主動(dòng)配置方式盡管配置速度快、實(shí)現(xiàn)簡(jiǎn)單，但并未發(fā)揮 FPGA配置靈活的特點(diǎn)，適合于 FPGA用作單一應(yīng)用的場(chǎng)
  • 關(guān)鍵字： SelectMap  FPGA  USB  接口    

一種基于FPGA的AGWN信號(hào)生成器的設(shè)計(jì)

  • 在通信系統(tǒng)中分析計(jì)算系統(tǒng)抗噪聲性能時(shí)，經(jīng)常假定信道噪聲為加性高斯型白噪聲(AGWN)。本文就是通過(guò)分析AG...
  • 關(guān)鍵字： FPGA  AGWN  信號(hào)生成器  

利用P89C669的23 b的線性地址并采用CPLD外部擴(kuò)展設(shè)備

  • P89C669是PHILIPS半導(dǎo)體一款51MX(存儲(chǔ)器擴(kuò)展)內(nèi)核的微處理器，其指令執(zhí)行速度2倍于標(biāo)準(zhǔn)的80C51器件，線性地址經(jīng)擴(kuò)展后可支持高達(dá)8 MB的程序存儲(chǔ)器和8 MB的數(shù)據(jù)存儲(chǔ)器，這是他相對(duì)于標(biāo)準(zhǔn)51內(nèi)核的最大優(yōu)點(diǎn)。目前的單片
  • 關(guān)鍵字： 外部  擴(kuò)展  設(shè)備  CPLD  采用  P89C669  線性  地址  利用  
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