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聯電與Cadence共同開發(fā)認證的毫米波參考流程達成一次完成硅晶設計

  • 聯華電子與全球電子設計創(chuàng)新領導廠商益華計算機(Cadence Design Systems, Inc.)于今(30)日宣布雙方合作經認證的毫米波參考流程，成功協助亞洲射頻IP設計的領導廠商聚睿電子(Gear Radio Electronics)，在聯電28HPC+ 制程技術以及Cadence? 射頻(RF)解決方案的架構下，達成低噪音放大器 (LNA) IC一次完成硅晶設計(first-pass silicon success) 的非凡成果。 經驗證的聯電28HPC+解決方案非常適合生產應用于高
  • 關鍵字： 聯電  Cadence  毫米波參考流程  

Cadence Certus新品亮相!助力全芯片并行優(yōu)化和簽核速度提高10倍

  • 內容提要：●? ?為客戶提供業(yè)內首個具有大規(guī)模并行和分布式架構的完全自動化環(huán)境；●? ?支持無限容量的設計優(yōu)化和簽核，周轉時間縮短至一夜，同時大幅降低設計功耗；●? ?支持云的解決方案，推動新興設計領域的發(fā)展，包括超大規(guī)模計算、5G 通信、移動、汽車和網絡?？请娮樱绹?Cadence 公司）近日宣布推出新的 Cadence??Certus??Closure Solution，以應對不斷增長的芯片級設計尺寸和復雜性挑戰(zhàn)。Ca
  • 關鍵字： Cadence  并行優(yōu)化  簽核速度  

Cadence發(fā)布Verisium AI-Driven Verification Platform引領驗證效率革命

  • 楷登電子（美國 Cadence 公司）近日宣布，推出 Cadence? Verisium? Artificial Intelligence (AI)-Driven Verification Platform，整套應用通過大數據和 JedAI Platform 來優(yōu)化驗證負荷、提高覆蓋率并加速 bug 溯源。Verisium 平臺基于新的 Cadence Joint Enterprise Data AI (JedAI) Platform，并與 Cadence 驗證引擎原生集成。隨著 SoC 復雜性不斷提高，
  • 關鍵字： Cadence  Verisium AI-Driven Verification Platform  驗證  

聯電與Cadence攜手22納米模擬與混合信號設計認證

  • 聯華電子與Cadence于今(8月24)日共同宣布，Cadence的模擬與混合信號(Analog/Mixed Signal, AMS)芯片設計流程獲得聯華電子22納米超低功耗 (22ULP)與22納米超低漏電(22ULL)制程認證，此流程可優(yōu)化制程效率、縮短設計時間，加速5G、物聯網和顯示等應用設計開發(fā)，滿足日漸增高的市場需求。 聯電的22納米制程具有超低功耗和超低漏電的技術優(yōu)勢，可滿足在科技創(chuàng)新發(fā)展下，使用時間長、體積小、運算強的應用需求。經聯電認證的Cadence AMS設計流程，提供了整合
  • 關鍵字： 聯電  Cadence  22納米  模擬與混合信號  

Cadence 通過面向 TSMC 先進工藝的 PCIe 5.0 PHY 和控制器 IP 規(guī)范合規(guī)性認證

  • 楷登電子（美國 Cadence 公司）今日宣布，其面向 TSMC N7、N6 和 N5 工藝技術 PCI Express?（PCIe?）5.0 規(guī)范的 PHY 和控制器 IP 在 4 月舉行的業(yè)界首次 PCIe 5.0 規(guī)范合規(guī)認證活動中通過了 PCI-SIG? 的認證測試。Cadence? 解決方案經過充分測試，符合 PCIe 5.0 技術的 32GT/s 全速要求。該合規(guī)計劃為設計者提供測試程序，用以評估系統級芯片（SoC）設計的 PCIe 5.0 接口是否會按預期運行。 面向 PCIe 5
  • 關鍵字： Cadence  TSMC  PCIe 5.0  

聯發(fā)科與瑞薩采用Cadence Cerebrus AI方案 優(yōu)化芯片PPA

  • Cadence Design Systems, Inc.宣布，Cadence Cerebrus?智能芯片設計工具(Intelligent Chip Explorer) 獲得客戶采用于其全新量產計劃。此基于 Cadence Cerebrus 采用人工智能 (AI) 技術帶來自動化和擴展數字芯片設計能力，能為客戶優(yōu)化功耗、效能和面積 (PPA)，以及提高工程生產力。Cadence Cerebrus 運用革命性的AI技術，擁有獨特的強化學習引擎，可自動優(yōu)化軟件工具和芯片設計選項，提供更好的 PPA進而大幅減少工
  • 關鍵字： 聯發(fā)科  瑞薩  Cadence  Cerebrus AI  芯片PPA  

適用于電池供電設備的熱感知高功率高壓板

  • 電池供電馬達控制方案為設計人員帶來多項挑戰(zhàn)，例如，優(yōu)化印刷電路板熱效能至今仍十分棘手且耗時；但現在，應用設計人員可利用現代化電熱仿真器輕松縮短上市時間。如今，電池供電馬達驅動解決方案通?？捎脴O低的工作電壓提供數百瓦的功率。在此類應用中，為確保整個系統的效能和可靠性，必須正確管理馬達驅動設備的電流。事實上，馬達電流可能會超過數十安培，導致變流器內部耗散功率提升。為變流器組件施加較高的功率將會導致運作溫度升高，效能下降，如果超過最額定功率，甚至會突然停止運作。優(yōu)化熱效能同時縮小大小，是變流器設計過程中的重要一
  • 關鍵字： 電池供電  熱感知  高功率高壓板  ST  Cadence  

當人工智能遇到EDA，Cadence Cerebrus以機器學習提升EDA設計效能

  • 隨著算力的不斷提升，人工智能的應用逐漸滲透到各個行業(yè)。作為人工智能芯片最關鍵的開發(fā)工具EDA，是否也會得到人工智能應用的助力從而更好地提升服務效率呢？答案自然是肯定的。隨著半導體芯片設計的復雜度不斷提升，以及芯片包含功能的日漸廣泛，EDA的設計過程越來越需要借助人工智能來盡可能避免一些常見的設計誤區(qū)，并借助大數據的優(yōu)勢來實現局部電路設計的最優(yōu)化。在可以預見的未來，隨著人工智能技術的不斷引入，借助大數據和機器學習的優(yōu)勢，EDA軟件將可以提供更高效更強大的設計輔助功能。 近日，楷登電子（Cadenc
  • 關鍵字： 人工智能  EDA  Cadence  Cerebrus  

大幅縮減設計進程 Cadence新設備為硬件仿真驗證提速

  • 當前隨著國內IC設計產業(yè)越來越受關注，短時間內涌現出海量的IC設計初創(chuàng)企業(yè)，對這些初創(chuàng)或者正在快速成長的IC設計企業(yè)來說，如何盡可能縮短設計進程，加速設計上市時間是一個不可回避的關鍵點。作為當下幾乎已經占據IC設計近60%工作量的仿真與驗證環(huán)節(jié)，如果能夠借助先進的工具大幅縮短這個過程所需的時間，那么將為諸多IC設計企業(yè)的產品成功增添重要的砝碼。 為了更好地提升IC設計客戶的仿真與驗證效率，三大EDA公司不斷更新各自的仿真驗證工具，希望盡可能將該環(huán)節(jié)的時間大幅壓縮，其中Cadence選擇推出下一代
  • 關鍵字： Cadence  Palladium Z2  Protium X2  仿真驗證  

Cadence推出新一代電路仿真器FastSPICE 效能高達3倍

  • Cadence 宣布全新的Cadence Spectre FX 仿真器(Simulator)，此新一代的FastSPICE電路仿真器能夠有效驗證內存和大規(guī)模系統單芯片(SoC)設計。Spectre FX 仿真器中具創(chuàng)新和可擴展性的FastSPICE架構，可為客戶提供高達3倍的效能。當今復雜的內存和SoC設計需要高精度和快速模擬效能，以確保按預期運作并滿足芯片規(guī)格。 此外，在芯片驗證過程中，布局后寄生效應變得越來越重要，尤其是對于先進制程設計而言，要考慮布局對芯片功能的影響。 FastSPICE求解器可在S
  • 關鍵字： Cadence  電路仿真器  FastSPICE  

靜電槍電路模型的建立及驗證

  • ESD一直是電氣和電子元件產品的主要關注點和突出威脅。在系統級ESD測試過程中，通常用靜電槍來模擬ESD放電場景，放電電流波形必須符合IEC 61000-4-2標準。但標準給的誤差范圍較大，較大的誤差會影響仿真結果的準確性。本文在Cadence下建立了靜電槍電路模型，包括接觸放電模型和HBM模型，具有較高的精確性。模型產生的電流波形與實際測試電流波形吻合性較好，驗證了模型的準確性。該電路模型為靜電放電仿真提供了一個新的激勵源。
  • 關鍵字： 202008  ?靜電放電  Cadence  電路模型  靜電槍  

云端部署引領IC設計邁向全自動化

  • 隨著科技應用走向智能化、客制化，系統復雜度明顯增長，IC設計業(yè)者要搶占車用、通訊或物聯網等熱門市場，以強大運算力實現快速驗證與設計已不足夠，部署彈性和整合資源將成為開發(fā)的關鍵考慮，云端部署會是重要的一步棋。通訊、車用和物聯網是未來IC應用的主要場域，尤其隨著持續(xù)開發(fā)人工智能應用，以及擴大部署5G、Wi-Fi 6等新一代網絡技術，這些頗具潛力的應用展現了強勁成長。根據市調機構IC Insights上（6）月公布的研究顯示，消費性及通訊IC類仍居IC市場最高市占率，至2024年預計將達35.5%，在近20年來
  • 關鍵字： Cadence  臺積電  EDA  IC設計  

先進制程推升算力需求 云端EDA帶來靈活彈性

  • 而隨著芯片制程不斷縮小，單一芯片內的晶體管與電路數量也持續(xù)倍增，芯片的生產流程也進入了新的時代，云端IC設計就是其中之一趨勢
  • 關鍵字： 先進制程  云端  EDA  Cadence  Mentor  

Cadence臺積電微軟以云計算縮減IC設計驗證時間

  • Cadence Design Systems, Inc.宣布與臺積電及微軟三方合作之成果。該合作的重點是利用云端基礎架構來縮短半導體設計簽核時程。透過此合作，客戶將可藉由微軟 Azure上的Cadence CloudBurst平臺，采用臺積電技術的Cadence Tempus時序簽核解決方案及Quantus提取解決方案，獲得加速完成時序簽核的途徑。臺積電設計建構管理處資深處長Suk Lee表示：「半導體研發(fā)人員正以先進的制程技術來實現與滿足超過其功率及效能上的要求。但在日益復雜的先進制程簽核要求下，使得實
  • 關鍵字： Cadence  臺積電  微軟  IC設計  

Cadence與聯電合作開發(fā)28納米HPC+工藝中模擬/混合信號流程的認證

  • 聯華電子今（6日）宣布Cadence?模擬/混合信號（AMS）芯片設計流程已獲得聯華電子28納米HPC+工藝的認證。 透過此認證，Cadence和聯電的共同客戶可以于28納米HPC+工藝上利用全新的AMS解決方案，去設計汽車、工業(yè)物聯網（IoT）和人工智能（AI）芯片。 此完整的AMS流程是基于聯電晶圓設計套件（FDK）所設計的，其中包括具有高度自動化電路設計、布局、簽核及驗證流程的一個實際示范電路，讓客戶可在28納米的HPC+工藝上實現更無縫的芯片設計。Cadence AMS流程結合了經客制化確認的類比
  • 關鍵字： Cadence  聯電  28納米HPC  工藝中模擬/混合信號  流程認證  
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