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3-DES IP核的VerilogHDL設計

作者：時間：2017-06-05 來源：網(wǎng)絡

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首先介紹了3-DES算法的加密/解密原理，在此基礎上，采用流水線技術，設計了一種高速的3-DES加/解密IP核，并用VerilogHDL語言描述其中的各個模塊。為了能更好地與其他IP核互聯(lián)，為該IP核設計了輸入輸出控制信號，同時將其下載到FPGA中進行驗證，獲得了良好的性能。

3-DES IP核的VerilogHDL設計.pdf

本文引用地址：http://www.bjwjmy.cn/article/201706/349220.htm

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關鍵詞： IP核 流水線技術 VerilogHDL DES加/解密

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