2 基于DDS技術的多路同步信號輸出的FPGA核心設計
2.1 一般DDS的工作原理
DDS(Direct Digital Synthesizer)是從相位概念出發(fā)直接合成所需的波形的一種頻率合成技術。一個DDS信號發(fā)生器是由：相位累加器、波形數ROM表、D/A轉換器以及模擬低通濾波器LPF組成，原理框圖如圖3所示。DDS技術的核心是相位累加器，相位累加器在穩(wěn)定時鐘信號的控制下產生讀取數據的地址值，隨后通過查表變換，地址值被轉化為信號波形的數字幅度序列，再由數/模變換器(D/A)將代表波形幅度的數字序列轉化為模擬電壓，最后經由低通濾波器將D/A輸出的階梯狀波形平滑為所需的連續(xù)波形。相位累加器在時鐘Fc的控制下以步長F作累加，輸出的值與相位控制字P相加后形成查表的地址值，對波形ROM進行尋址。波形ROM的輸出值即是幅度值，經過D/A變換后形成階梯狀的波形，最后通過低通濾波平滑成所需的波形。合成信號的波形取決于ROM表中的幅度序列，通過修改數據可以產生任意波形，如果要產生多種波形，只需把所需的多種波形數據存放到波形ROM表中。一般DDS的原理示意圖如圖3所示。

2.2 同步多路輸出DDS的工作原理
同步多路輸出DDS工作原理示意圖如圖4所示。

由方框圖可以看出，從同一個相位累加器輸出的地址值在進行查表之前，根據需要有不同的相位字進行加法運算，再根據新的地址進行查表，從而形成波形之間需要的相位值。由于各個輸出信號是在DDS內對同一個累加器輸出的地址進行相位的加法，參數一致，相位的可調性非常好。頻率取自同一頻率字，各個信號存在固定的同步同頻特性，因此輸出的信號源同步性能優(yōu)越，完全滿足設計要求。
2.3 相位累加器的設計
相位累加器是DDS設計的核心部件。本設計相位累加器由32位加法器與32位寄存器級聯構成。累加器將加法器在上一個時鐘作用后所產生的相位數據反饋到加法器的輸入端；使加法器在下一個時鐘作用下繼續(xù)與頻率控制字(K)進行相加，實現相位累加，當相位累加器累加結果等于或大于232時就會產生一次溢出，回到初始狀態(tài)，完成一個周期性的波形輸出。本設計累加器用VHDL語言[quartus6.0]設計實現如下：
32位累加器模塊實現：

2．4 波形存儲器的設計