4 用 FPGA器件實現(xiàn)科學(xué)級CCD相機時序發(fā)生器

　　4.1 FPGA技術(shù)及FPGA器件

　　FPGA－現(xiàn)場可編程門陣列技術(shù)是二十年前出現(xiàn)，而在近幾年快速發(fā)展的可編程邏輯器件技術(shù)。這種基于EDA技術(shù)的芯片正在成為電子系統(tǒng)設(shè)計的主流。大規(guī)?？删幊踢壿嬈骷﨔PGA是當(dāng)今應(yīng)用最廣泛的可編程專用集成電路（ASIC）。設(shè)計人員利用它可以在辦公室或?qū)嶒炇依镌O(shè)計出所需的專用集成電路，從而大大縮短了產(chǎn)品上市時間，降低了開發(fā)成本。此外，F(xiàn)PGA還具有靜態(tài)可重復(fù)編程和動態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改。因此，F(xiàn)PGA技術(shù)的應(yīng)用前景非常廣闊。

　　XC2VP20-FF1152 是Xilinx 公司推出的Virtex-II Pro 系列的FPGA，它內(nèi)部有豐富的資源［5］，包括8 個數(shù)字時鐘管理器（DCM），290Kbits 的分布RAM，88×16kByte 的Block RAM，88 個18×18 的專用乘法器（Dedicated Multipliers）單元，2 個PowerPC405 內(nèi)核，564 個可配置I/O 引腳達（最多276 對差分I/O，速度高達3.125Gbps），最高內(nèi)部工作頻率420MHz。

　　4.2 基于FPGA的科學(xué)級CCD相機時序發(fā)生器的設(shè)計與仿真

　　IL-E2型TDI-CCD的像元數(shù)有每行512，1024和2048三種，本文以2048像元數(shù)為例設(shè)計時序電路。2048為有效像元數(shù)，由于每行有5個隔離像元，4個暗參考像元，故設(shè)計中要保證最少使每行輸出2057個像元，也就是使每個行周期內(nèi)最少有2057個CR1、CR2、RST驅(qū)動脈沖。每行除了2057個像元驅(qū)動脈沖以外，其余為空驅(qū)動脈沖?？镇?qū)動脈沖數(shù)越多，行周期時間越長，CCD曝光積分時間越長，靈敏度相應(yīng)提高，但過長的曝光積分時間會使CCD輸出飽和失真，故空驅(qū)動脈沖數(shù)目不易過多。積分時間和像元移位讀出時鐘頻率是CCD時序電路的設(shè)計依據(jù)。在工程應(yīng)用中，我們根據(jù)技術(shù)指標(biāo)要求，算出行積分時間即行周期（T）為0.365ms，以此確定合適的系統(tǒng)主時鐘。驅(qū)動時序用超高速集成電路硬件描述語言（VHDL）編寫，程序主要包括：（1）調(diào)用所需的庫函數(shù)和程序包；（2）定義輸入和輸出端口；（3）用計數(shù)器對輸入的系統(tǒng)主時鐘進行分頻。（4）驅(qū)動時序信號的產(chǎn)生和輸出。由XILINX公司的設(shè)計軟件ISE6.2對XC2VP20-FF1152器件進行時序設(shè)計，通過時序仿真與工程應(yīng)用驗證了能完成上述所有功能。系統(tǒng)邏輯功能時序仿真波形如圖4所示

　　圖4時序發(fā)生器時序仿真圖

　　5 結(jié)束語

　　本文的創(chuàng)新是采用FPGA 器件設(shè)計科學(xué)級CCD相機時序發(fā)生器， 使得電路由原來復(fù)雜的設(shè)計變成主要只用一片XILINX公司的可編程器件XC2VP20-FF1152來實現(xiàn)。獨立的單元測試與系統(tǒng)聯(lián)調(diào)結(jié)果均表明： 采用現(xiàn)場可編程門陣列（FPGA） 技術(shù)實現(xiàn)CCD相機時序發(fā)生器， 可使電路成倍簡化，提高了系統(tǒng)的集成度，時序發(fā)生器抗干擾能力也增強了，其功耗也成倍降低，從而實現(xiàn)了科學(xué)級CCD 相機工作時的高可靠性、穩(wěn)定性，同時還使設(shè)計與調(diào)試周期成倍縮短。該設(shè)計方案為TDI-CCD在科學(xué)級CCD相機中的應(yīng)用開拓了更加廣闊的前景。