線性調(diào)頻信號基于FPGA IP核的脈沖壓縮設(shè)計
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2 脈沖壓縮系統(tǒng)設(shè)計
該系統(tǒng)的主要功能是對線性調(diào)頻I／Q基帶信號進行高速采集，然后在FPGA中實現(xiàn)線性調(diào)頻信號的脈沖壓縮，之后通過D／A變換器輸出脈壓結(jié)果，監(jiān)測脈壓后的波形。
2．1 系統(tǒng)硬件平臺
該系統(tǒng)硬件平臺主要包括：差分驅(qū)動電路，A／D采集電路、FPGA電路、晶振等電路、電路結(jié)構(gòu)框圖如圖3所示。本文引用地址：http://www.bjwjmy.cn/article/191135.htm
FPGA采用的是Xilinx公司的芯片XQ2V1000，其配置芯片為Xilinx公司的PROM芯片XQ18V04，以主動串行方式對FPGA進行上電配置。差分驅(qū)動電路選用ADI公司的AD8138，A／D、D／A電路分別為ADI公司的14位高速模／數(shù)轉(zhuǎn)換芯片ADS5500和14位高速數(shù)／模轉(zhuǎn)換芯片DAC5675A。硬件電路的設(shè)計注重細節(jié)：I／Q兩通道傳輸線設(shè)計時保證線長相等，使得I／Q時延帶來的相位誤差一致；采用DCI(DigitaUy Controlled Impe-dance)端接技術(shù)，在FPGA的每個bank上外接兩個參考電阻來對該bank的每個I／O管腳實現(xiàn)端接，減少外接電阻的數(shù)量，實現(xiàn)阻抗匹配，提高系統(tǒng)的穩(wěn)定性；做好電源濾波，對元器件進行合理布局，布線，對模擬信號和數(shù)字信號進行有效隔離，減小信號間串擾。
2．2 軟件設(shè)計流程
整個脈沖壓縮處理在時間上是順序的，是典型的數(shù)據(jù)流驅(qū)動的系統(tǒng)，即先進行FFT，復(fù)乘然后是IFFT及FIFO輸出，脈沖壓縮的總時序關(guān)系見圖4。該系統(tǒng)實現(xiàn)1 024點的脈沖壓縮，算法上采用基于IP核的設(shè)計方法。主要用到了FFT核，乘法器核以及單口Block Memory核，這些IP核的應(yīng)用及脈沖壓縮的具體實現(xiàn)如下所述。
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