摘要：在EAST分布式中央定時同步系統(tǒng)中，時鐘分頻和觸發(fā)延遲電路是分布式節(jié)點的核心。為了完成對基準(zhǔn)時鐘信號進(jìn)行多路任意整數(shù)倍的等占空比的分頻，并對輸入的觸發(fā)脈沖進(jìn)行多路任意時間的延遲輸出，本設(shè)計中采用VHDL語言進(jìn)行編程，實現(xiàn)了多路時鐘分頻信號的輸出和多路延遲輸出，特別是提高了奇數(shù)分頻和觸發(fā)延遲的時間精度，最后在QuartusⅡ9．0軟件上時設(shè)計的波形進(jìn)行分析，驗證了該設(shè)計的可行性。
關(guān)鍵詞：EAST；時鐘分頻；觸發(fā)延時；FPGA

0 引言
EAST(先進(jìn)實驗超導(dǎo)托卡馬克)是我國自行設(shè)計研制的國際首個全超導(dǎo)托卡馬克裝置。中央定時同步系統(tǒng)是EAST托卡馬克裝置的重要組成部分。EAST中央定時與同步系統(tǒng)為分布廣泛的數(shù)據(jù)采集系統(tǒng)和其它子系統(tǒng)提供精確的方波時鐘信號，以及精確的同步觸發(fā)信號，控制各子系統(tǒng)按照預(yù)設(shè)的時序流程工作。該系統(tǒng)主要由EAST可視化中央控制臺，時序信號光纖網(wǎng)，核心模塊，若干個分布式節(jié)點以及外圍隔離驅(qū)動設(shè)備組成，見圖1。核心模塊負(fù)責(zé)向各分布式節(jié)點發(fā)送同步的基準(zhǔn)系統(tǒng)時鐘和系統(tǒng)觸發(fā)信號。分布式節(jié)點根據(jù)設(shè)置對核心模塊發(fā)送的基準(zhǔn)時鐘信號進(jìn)行分頻，得到所需要頻率的時鐘發(fā)送到子系統(tǒng)。通過設(shè)置的觸發(fā)延遲模件參數(shù)可以得到子系統(tǒng)所需要的觸發(fā)時刻。
目前，進(jìn)行分頻電路設(shè)計主要采用定時器來實現(xiàn)，8254計數(shù)器所支持的最高時鐘頻率有限(最高為10 MHz)以及誤差較大也不是理想的實現(xiàn)方案。可編程邏輯器件FPGA是當(dāng)今最熱門的邏輯開發(fā)器件之一，它在工作最高頻率、集成度、時序控制能力上具有無與倫比的優(yōu)勢。因此選用FPGA芯片來實現(xiàn)時鐘分頻和觸發(fā)延遲電路是當(dāng)前的主流。在使用FPGA做時鐘分頻設(shè)計時，文獻(xiàn)設(shè)計計數(shù)器的時候用VHDL做了分頻器的設(shè)計，但是只討論了偶數(shù)的分頻；文獻(xiàn)在運(yùn)動控制系統(tǒng)中使用Verilog描述語言在FPGA環(huán)境下對通用整數(shù)分頻器進(jìn)行了設(shè)計，但在通用任意整數(shù)分頻器中分頻系數(shù)的設(shè)置稍顯復(fù)雜，不利于分布式中央定時系統(tǒng)，并且主要討論的都是單路輸出；文獻(xiàn)在FPGA上實現(xiàn)了奇數(shù)和偶數(shù)的通用分頻器，將半整數(shù)，奇數(shù)，偶數(shù)放在一個模N計數(shù)器里進(jìn)行預(yù)置，這樣分頻系數(shù)的設(shè)定比較方便，但輸出奇數(shù)分頻時鐘信號時的誤差過大，達(dá)不到分布式定時同步系統(tǒng)的精度。而對觸發(fā)延遲輸出方面，之前這方面的研究主要采用的是模擬電路實現(xiàn)的方法，不易進(jìn)行遠(yuǎn)程控制和更改。
本文首先介紹中央定時同步系統(tǒng)的基本組成結(jié)構(gòu)，隨后具體給出了時鐘分頻和觸發(fā)延遲電路的邏輯設(shè)計。利用FPGA芯片來實現(xiàn)對輸入基準(zhǔn)時鐘信號進(jìn)行多通道任意整數(shù)倍的等占空比分頻輸出，同時對觸發(fā)脈沖進(jìn)行任意時刻延遲的多路輸出。本設(shè)計主要采用VHDL語言來設(shè)計，利用QuartusⅡ9．0對設(shè)計進(jìn)行了仿真分析，結(jié)果表明該設(shè)計滿足分布式定時觸發(fā)系統(tǒng)的分頻延遲功能。

1 系統(tǒng)組成
EAST定時與同步系統(tǒng)主要由一個核心模塊和多個分布式節(jié)點構(gòu)成，核心模塊給分布式節(jié)點提供一道基準(zhǔn)時鐘信號和一道基準(zhǔn)觸發(fā)信號，各分布式節(jié)點負(fù)責(zé)對基準(zhǔn)時鐘和觸發(fā)進(jìn)行分頻和延時處理，為子系統(tǒng)系統(tǒng)提供它所需要的時鐘和觸發(fā)?？傮w系統(tǒng)結(jié)構(gòu)如圖1所示。