基于FPGA的24點(diǎn)離散傅里葉變換結(jié)構(gòu)設(shè)計(jì)
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2 基于FPGA的24點(diǎn)DFT設(shè)計(jì)
為簡化設(shè)計(jì)，假設(shè)所設(shè)計(jì)24點(diǎn)DFT模塊輸入／輸出信號均為24路并行信號。如圖1所示，采用Good—Thomas映射算法，可將24點(diǎn)DFT分解成3個(gè)8點(diǎn)DFT和8個(gè)3點(diǎn)DFT模塊構(gòu)成。由于ISF10．1軟件提供的FFT IP核模塊輸入／輸出信號均為串行形式，并且每一個(gè)時(shí)刻3個(gè)8點(diǎn)FFT IP核模塊輸出的數(shù)據(jù)恰為1個(gè)3點(diǎn)DFT的輸入信號。因此，為進(jìn)一步節(jié)約資源，提出一種適合FPGA實(shí)現(xiàn)的24點(diǎn)DFT實(shí)現(xiàn)結(jié)構(gòu)，如圖2所示。相對于圖1，改進(jìn)后的24點(diǎn)DFT只需要3個(gè)8點(diǎn)FFT IP核模塊和1個(gè)3點(diǎn)DFT模塊，從而能夠大幅節(jié)約資源。同時(shí)，只需相應(yīng)修改FFT IP核模塊相應(yīng)參數(shù)以及串并轉(zhuǎn)換和并串轉(zhuǎn)換的路數(shù)，就可以實(shí)現(xiàn)長度為N=3×2n點(diǎn)的DFT。本文引用地址：http://www.bjwjmy.cn/article/189832.htm
時(shí)可以采用兩個(gè)實(shí)數(shù)乘法器實(shí)現(xiàn)，因此設(shè)計(jì)的3點(diǎn)DFT僅需要兩個(gè)實(shí)數(shù)乘法器，從而節(jié)約了乘法器資源。同時(shí)，該結(jié)構(gòu)采用流水線操作方式，也提高了實(shí)現(xiàn)效率。
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