基于FPGA的多功能數(shù)字鐘設計
加入技術交流群
2．3 譯碼顯示模塊的工作原理及設計實現(xiàn)
譯碼顯示模塊采用原理圖方式實現(xiàn)。本設計選用的FPGA開發(fā)板設有6位8段共陽極數(shù)碼管，并采用動態(tài)顯示方式。計時模塊輸出秒低位、秒高位、分低位、分高位、時低位、時高位共6x4路信號，經(jīng)由74151數(shù)據(jù)選擇器選擇1×4路信號，該信號通過74248顯示譯碼器得到驅動8段數(shù)碼管的1組段選信號(段碼)。同時，2 kHz方波信號經(jīng)由74160分頻得到3路信號，驅動74151及74138 3：8譯碼器產(chǎn)生位選信號(位碼)。
2．4 整點報時模塊的工作原理及設計實現(xiàn)
整點報時模塊根據(jù)秒計數(shù)器、分計數(shù)器輸出的數(shù)值決定是否報時，當時間為59分53秒、55秒、57秒時，報時頻率為512Hz；當時間為59分59秒時，報時頻率為1 kHz。不同頻率的信號通過蜂鳴器產(chǎn)生不同音調(diào)的蜂鳴聲。報時模塊使能時，計時模塊輸出信號如表1所示。本文引用地址：http://www.bjwjmy.cn/article/189757.htm
2．5 世界時鐘模塊的工作原理及設計實現(xiàn)
本設計中加入了世界時鐘模塊，能夠將北京時間快速轉換為格林威治標準時。北京位于東八區(qū)，格林威治位于本初子午線附近，北京時間比格林威治標準時快8小時，要完成時間轉換，需要將北京時間減去8小時，在24進制中相當于加16小時?；诖嗽O計加法和比較電路。在時計數(shù)器輸出信號的基礎上，利用74283四位全加器將時低位加6(01102)，時高位加1(0001 2)。由于74283四位全加器為16進制，而時較器判斷計算結果是否大于9，若結果大于9，則需要在此基礎上繼續(xù)加6，將結果修正為十進制，過程中產(chǎn)生的進位信號作為時高位的CIN信號；若結果小于9，則可直接輸出。第一級加法和比較電路如圖2所示。完成時低位加6，時高位加1的變換后，需要判斷變換后的時間是否大于24。若大于24，則需要減24；若小于24，則可直接輸出。世界時間轉換流程圖如圖3所示。
3 結束語
在QuartusⅡ開發(fā)環(huán)境中完成上述各模塊的原理圖設計和程序編寫，并對設計好的電路進行編譯、仿真，得到的仿真波形符合設計要求。根據(jù)所采用的硬件平臺，在頂層電路中進行管腳分配、再編譯。然后將編譯好的目標文件下載到FPGA開發(fā)板中進行驗證和調(diào)試。測試結果，數(shù)碼管能夠正確顯示計時時間，能夠通過按鍵調(diào)整時間，整點報時和世界時鐘均能夠正常工作，實驗結果符合設計要求。
fpga相關文章:fpga是什么
塵埃粒子計數(shù)器相關文章:塵埃粒子計數(shù)器原理
評論