摘要：SDRAM的讀寫邏輯復雜，最高時鐘頻率達100 MHz以上，普通單片機無法實現(xiàn)復雜的SDRAM控制操作，復雜可編程邏輯器件CPLD具有編程方便，集成度高，速度快，價格低等優(yōu)點。因此選用CPLD設計SDRAM接口控制模塊，簡化主機對SDRAM的讀寫控制。通過設計基于CPLD的SDRAM控制器接口，可以在STM系列、ARM系列、STC系列等單片機和DSP等微處理器的外部連接SDRAM，增加系統(tǒng)的存儲空間。
關(guān)鍵詞：SDRAM；接口；Verilog；CPLD

數(shù)據(jù)采集處理技術(shù)是現(xiàn)代信號處理的基礎，廣泛應用于雷達、聲納、軟件無線電、瞬態(tài)信號測試等領域。隨著信息科學的飛速發(fā)展，人們面臨的信號處理任務越來越繁重，對數(shù)據(jù)采集處理系統(tǒng)的要求也越來越高。近年來復雜可編程邏輯器件(Complex Programable Logic Dev ice，CPLD)由于其設計靈活性、更強的適應性及可重構(gòu)性，結(jié)合同步動態(tài)隨機訪問存儲器(Synchronous Dynamic Random Access Memory，SDRAM)的高速、大容量、價格優(yōu)勢，在設計高速實時數(shù)據(jù)采集系統(tǒng)時受到了廣泛的關(guān)注。SDRAM(同步動態(tài)隨機訪問存儲器)具有價格低廉、密度高、數(shù)據(jù)讀寫速度快的優(yōu)點，從而成為數(shù)據(jù)緩存的首選存儲介質(zhì)。

1 SDRAM的基本操作
SDRAM稱為同步動態(tài)隨機存儲器，同步是指其時鐘頻率與CPU前端總線的系統(tǒng)時鐘頻率相同，SDRAM可以使所有的輸入輸出信號保持與系統(tǒng)時鐘同步，并且內(nèi)部的命令的發(fā)送與數(shù)據(jù)的傳輸都以它為基準；動態(tài)是指存儲陣列需要不斷刷新來保證數(shù)據(jù)不丟失；隨機是指數(shù)據(jù)不是線性依次存儲，而是自由指定地址進行數(shù)據(jù)的讀寫。由于SDRAM為了提高存儲容量，采用硅片電容來存儲信息，隨著時間的推移，必須給電容重新充電和刷新來保持電容里的數(shù)據(jù)信息。
在對SDRAM進行存取數(shù)據(jù)操作之前，首先要對其初始化，即設置SDRAM的普通模式寄存器和擴展模式寄存器，確定SDRAM的工作方式，這些設置包括突發(fā)長度、突發(fā)類型、CAS潛伏期和工作模式的設置。在SDRAM芯片內(nèi)部有一個邏輯控制單元，并且有一個模式寄存器為其提供控制參數(shù)。因此，每次開機時SDRAM都要先對這個控制邏輯核心進行初始化。初始化過程如圖1所示。

1．1 模式寄存器的設置
Mode Register Set：模式寄存器設置，是指對SDRAM的工作方式做一定義，對寄存器的設置，可以在每次系統(tǒng)啟動時，也可以在每次存取之間進行，當SDRAM掉電時，系統(tǒng)重新啟動后必須重寫模式寄存器。其空間安排如下表1所示：

Burst Length：決定當接受到一個讀寫信號時可以讀取的最大的列數(shù)目，對于連續(xù)讀取模式，其值可以為1，2，4，8或整頁(full page)，當為隔行讀取模式是，其值為1，2，4，8。
Burst Type：決定讀取模式為連續(xù)方式還是隔行方式。
CAS Latency：決定當一個讀信號有效到第一個數(shù)值在數(shù)據(jù)線上有效時之間的間隔延遲時間，延遲時間可以設定為1，2或3個時鐘周期。例如：如果延遲時間為m，讀信號在n時刻有效，那么數(shù)據(jù)將在第m+n個時鐘信號有效，如果相應的讀取時間適合的話，而在m+n-1時刻數(shù)據(jù)線傳送數(shù)據(jù)。
Operation Mode：A7-A8表示操作的模式。
Write Burst Mode：當A9=0時，有A0-A2決定的Burst Length適合于讀和寫兩種操作。而當A9=1時，Write只能讀取單一的單元，而不能支持塊操作。
Reserved：A10，A11是保留位，為以后的擴展使用。