雙數(shù)據(jù)速率(DDR)接口在時鐘信號的上升沿和下降沿傳送數(shù)據(jù)，這種方法已經(jīng)用來實現(xiàn)DDR、SDRAM、微處理器前端總線、Ultra-3 SCSI、AGP總線等的通信鏈路。在每個周期中，數(shù)據(jù)在時鐘的上升沿和下降沿采樣，最高數(shù)據(jù)傳輸速率一般是時鐘頻率的2倍。

　　DDR技術(shù)的發(fā)展趨勢是，更低的電壓和更高的數(shù)據(jù)傳輸速率。就一個正確運行的系統(tǒng)而言，必須對其信號完整性性能進行優(yōu)化，而且該性能必須滿足某些最低要求。盡管DDR2/DDR3沒有串行鏈路接口速度快，但是信號完整性問題仍然極具挑戰(zhàn)性，而且對DDR4而言甚至是更大的挑戰(zhàn)。這是由這些接口的并行而非串行本質(zhì)決定的。諸如串?dāng)_、抖動、電源噪聲、反射等信號問題對并行接口信號完整性而言是主導(dǎo)性的，而且會隨著數(shù)據(jù)傳輸速率的提高，變得越來越嚴(yán)重。

　　隨著業(yè)界轉(zhuǎn)向DDR3和更高的數(shù)據(jù)傳輸速率，數(shù)據(jù)能可靠采樣(數(shù)據(jù)有效窗口)的單元間隔(UI)會逐步縮小，同時對信號-干擾問題的敏感度會極大提高。在這種數(shù)據(jù)傳輸速率較高的情況下，封裝也成為一個重要的考慮因素，尤其是在決定芯片互連方法時。目前的IDT DDR3封裝配置為用導(dǎo)線連接芯片。本文將探討的內(nèi)容是，將IDT DDR3芯片的互連方式改為倒裝連接的好處，并展示因此而得到的性能提升。

　　DDR接口帶來的挑戰(zhàn)

　　第一代DDR接口設(shè)計為以400Mtps的最高數(shù)據(jù)傳輸速率發(fā)送和接收數(shù)據(jù)，各自的位周期或單元間隔為2.5ns。這類接口一般使用2.5V電源。目前的DDR3接口以1600Mtps速率運行，而基于DDR4的系統(tǒng)預(yù)計將以3200Mtps的速率運行。在這樣的數(shù)據(jù)傳輸速率時，每個單元間隔僅為約312.5ps，同時電源電壓降至1.2V。

　　從物理互連設(shè)計的角度來看，DDR技術(shù)領(lǐng)域的演變所遇到的一些挑戰(zhàn)如下。

　　位周期越來越短：導(dǎo)致更短的建立和保持時間，從而使?jié)M足時鐘和數(shù)據(jù)信號之間的定時要求變得極具挑戰(zhàn)性。

　　快速信號邊沿：為了適應(yīng)不斷縮短的位周期，信號邊沿變得越來越陡了，從而使串?dāng)_和電源噪聲性能惡化了。

　　更低的電壓：就一個2.5V電源而言，5%的噪聲容限容許芯片電源和地節(jié)點之間的最大可接受噪聲為125mV。而就一個1.2V電源而言，同樣是5%的噪聲容限，在相同的電源和地節(jié)點之間，容許的可接受噪聲僅為60mV?；ミB設(shè)計和選擇成為滿足這種嚴(yán)格噪聲容限的關(guān)鍵要素。

　　封裝是系統(tǒng)總體互連中的關(guān)鍵部分，而且非最佳封裝互連可能極大地降低器件性能。目前的IDT DDR3器件用導(dǎo)線連接芯片與封裝襯底。連接導(dǎo)線的3維本質(zhì)使得極難控制干擾信號產(chǎn)生的電磁場?？傊B接導(dǎo)線本質(zhì)上是感性的，而且兩個相鄰導(dǎo)線之間的互感是信號至信號串?dāng)_的主要來源。感性連接導(dǎo)線還導(dǎo)致電源阻抗增大，因而導(dǎo)致芯片電源噪聲增大。

　　去掉這些連接導(dǎo)線并將芯片至封裝的互連變?yōu)榈寡b連接，將在不影響封裝總體外形尺寸的前提下，消除信號完整性問題的主要根源。