圖 4：兩個(gè) FPGA 板必須精確同步，圖中的時(shí)鐘原理可以確保這種一致性。

　　外部 10MHz 時(shí)鐘按同樣的方式完成時(shí)鐘信號(hào)到達(dá)、發(fā)送、再回到兩個(gè) ADC 的過(guò)程，也就是說(shuō)，外部觸發(fā)采用與內(nèi)部時(shí)鐘相同的方法來(lái)確保兩塊板都能夠?qū)崿F(xiàn)同步觸發(fā)。

　　獨(dú)特的性能帶來(lái)的優(yōu)勢(shì)

　　我們?cè)谠O(shè)計(jì)中充分利用了賽靈思 FPGA 架構(gòu)提供的一些新穎的功能。例如，我們使用IODELAY 原語(yǔ)在引腳上調(diào)整路徑時(shí)延，這樣我們就能夠補(bǔ)償走線長(zhǎng)度的差異。這項(xiàng)功能非常重要，因?yàn)閺?ADC 到 FMC 的數(shù)據(jù)路徑長(zhǎng)度不等。如果我們不補(bǔ)償路徑時(shí)延，ADC 輸出的數(shù)據(jù)就是無(wú)用數(shù)據(jù)。ADC 輸出的數(shù)據(jù)在 250MHz 時(shí)鐘下以雙倍的速率輸出，因此有效數(shù)據(jù)單元之間的時(shí)間間隔僅有 2ns。IODELAY 可以讓我們按 125ps 的步長(zhǎng)非常精確地調(diào)整數(shù)據(jù)路徑。

　　同樣重要的是混合模式時(shí)鐘管理器 (MMCM)，它的作用是執(zhí)行諸如乘法和相移等時(shí)鐘管理任務(wù)。在級(jí)聯(lián)模式下，即把一個(gè) MMCM 與另一個(gè)相連，我們可以使用原始的 10MHz 時(shí)鐘生成多種時(shí)鐘。這其中就包括 250MHz 的 ADC 采樣時(shí)鐘以及我們用于其它目的的其它時(shí)鐘。

　　圖 5：FPAG 數(shù)據(jù)采樣盒由賽靈思的 ML605 評(píng)估板、4DSP 的 FMC108 ADC 板和我們自己開(kāi)發(fā)的 FMC/PMOD 插頭板組成。我們把 ADC SSMC 接插件在內(nèi)部連接到前板上的 SMA 隔板上，以延長(zhǎng) ADC 模擬連線的壽命。

　　我們還充分發(fā)揮 BUFGMUX_CTRL 和 IDDR 原語(yǔ)的作用。由于我們的系統(tǒng)需要在內(nèi)部時(shí)鐘和外部 10MHz 時(shí)鐘之間切換，非常重要的是這種切換不得產(chǎn)生脈沖。運(yùn)用 BUFGMUX_CTRL原語(yǔ)可以保證這一點(diǎn)。該原語(yǔ)還可用于標(biāo)準(zhǔn)邏輯，比如觸發(fā)器(不一定是用于時(shí)鐘的)。但是需要將屬性 IGNORE0、IGNORE1 設(shè)置為 1，以繞開(kāi)去脈沖電路，否則邏輯不能通過(guò)。