xilinx fpga 文章進(jìn)入xilinx fpga技術(shù)社區(qū)

7 50T 入門級FPGA評估套件上手評測

7 50T 入門級FPGA評估套件上手評測-FPGA即現(xiàn)場可編程門陣列，屬于可編程邏輯器件的一種。隨著工藝的進(jìn)步和EDA設(shè)計工具的不斷發(fā)展，F(xiàn)PGA的門檻（學(xué)習(xí)成本和價格成本）也越來越低，目前已經(jīng)成為實現(xiàn)數(shù)字系統(tǒng)的主流平臺之一。
關(guān)鍵字： FPGA 可編程邏輯 Xilinx

FPGA的快速入門經(jīng)驗談（part1）

FPGA的快速入門經(jīng)驗談（part1）-有很多年輕人，被割裂了歷史，被荒廢了未來，迷茫，迷茫到幾乎絕望，不過，他們還年輕，青春尚存，還有創(chuàng)造力，還有奮斗的資本，其中不乏不甘心被拋棄，被覆蓋之人。
關(guān)鍵字： FPGA 單片機(jī)

FPGA開發(fā)技巧之同步復(fù)位與異步復(fù)位的理解

FPGA開發(fā)技巧之同步復(fù)位與異步復(fù)位的理解-前兩天和師兄討論了一下design rule其中提到了同步異步復(fù)位的比較這個常見問題，據(jù)說也是IC公司經(jīng)常問到的一面試題。
關(guān)鍵字： FPGA 同步復(fù)位異步復(fù)位

詳細(xì)圖解在NetFPGA上創(chuàng)建一個OpenFlow Switch的網(wǎng)絡(luò)

詳細(xì)圖解在NetFPGA上創(chuàng)建一個OpenFlow Switch的網(wǎng)絡(luò)-Author: KiKiCompany：Digilent ChinaEmail : Date: 2012.02.14 目的如圖所示，我們會創(chuàng)建一個基于OpenFlow Switch的網(wǎng)絡(luò)。
關(guān)鍵字： FPGA NetFPGA

用FPGA實現(xiàn)MAC核所要完成的功能

用FPGA實現(xiàn)MAC核所要完成的功能-MAC發(fā)送模塊可將上層協(xié)議提供的數(shù)據(jù)封裝之后通過MII接口發(fā)送給PHY。
關(guān)鍵字： FPGA MAC MII

FPGA verilog實現(xiàn)的1602時鐘計數(shù)器

FPGA verilog實現(xiàn)的1602時鐘計數(shù)器-網(wǎng)上很少用人公開這一類代碼，一搜FPGA 1602，都是寫一個靜態(tài)的顯示，在實際應(yīng)用中，是沒有用的，因此這個簡單的例子，給大家拋磚引玉了！
關(guān)鍵字： FPGA 1602時鐘計數(shù)器

如何使用PlanAhead/Adept加速管腳排布

如何使用PlanAhead/Adept加速管腳排布-在排布FPGA管腳生成ucf文件的過程中，當(dāng)FPGA管腳較多的時候，手工排布管腳不僅效率低，而且很容易出錯。借助PlanAhead和Adept等工具，可以很方便快速的實現(xiàn)管腳排布。
關(guān)鍵字： PlanAhead Adept FPGA

組合邏輯設(shè)計中的毛刺現(xiàn)象

組合邏輯設(shè)計中的毛刺現(xiàn)象-和所有的數(shù)字電路一樣，毛刺也是FPGA電路中的棘手問題，它的出現(xiàn)會影響電路工作的穩(wěn)定性，可靠性，嚴(yán)重時會導(dǎo)致整個數(shù)字系統(tǒng)的誤動作和邏輯紊亂。
關(guān)鍵字：毛刺 FPGA 電路

FPGA管腳分配時需注意的一些事項

FPGA管腳分配時需注意的一些事項-設(shè)計過FPGA的原理圖，看FPGA的手冊，說管腳的分配問題，如時鐘管腳要用GC類管腳，而且單端時鐘輸入時要用P類型的管腳，不能用N類型管腳等等。
關(guān)鍵字： FPGA

學(xué)習(xí)FPGA需要注意的幾個重要問題

學(xué)習(xí)FPGA需要注意的幾個重要問題-如何學(xué)好FPGA呢，很多人很困惑，多數(shù)停留在基礎(chǔ)位置徘徊，我就這方面問題給大家談幾點(diǎn)自己的看法。
關(guān)鍵字： FPGA 數(shù)字電路 HDL語言

使用Signal Tap II采集到的數(shù)據(jù)進(jìn)行Matlab仿真

使用Signal Tap II采集到的數(shù)據(jù)進(jìn)行Matlab仿真-在使用FPGA進(jìn)行無線通信或者進(jìn)行信號處理時，一般按照這樣的步驟進(jìn)行
關(guān)鍵字： FPGA Matlab仿真 SignalTapII

FPGA專家教您如何在FPGA設(shè)計中使用HLS

FPGA專家教您如何在FPGA設(shè)計中使用HLS-Luke Miller并非一開始就是HLS（高層次綜合）的倡導(dǎo)者。在使用早期的工具版本的時候，他似乎有過一些糟糕的經(jīng)歷。
關(guān)鍵字： FPGA HLS

參考時鐘對SERDES性能的影響

參考時鐘對SERDES性能的影響-我們知道，SERDES對參考時鐘有嚴(yán)格的相位噪聲性能要求。通常，SERDES供應(yīng)商會根據(jù)其SERDES采用的PLL以及CDR架構(gòu)特點(diǎn)，以及性能數(shù)據(jù)，提出對參考時鐘的相位噪聲的具體要求。
關(guān)鍵字： SERDES 參考時鐘 XILINX

深度學(xué)習(xí)算法有望在FPGA和超級計算機(jī)上運(yùn)行

深度學(xué)習(xí)算法有望在FPGA和超級計算機(jī)上運(yùn)行-由NSF資助的一個研究項目，目前正在研究如何使用RDMA高性能連接器將深度學(xué)習(xí)算法在FPGA和跨系統(tǒng)之間運(yùn)行；另一個由Andrew Ng和兩個超算專家牽頭的項目，則希望把模型放在超級計算機(jī)上，給它們一個Python接口。
關(guān)鍵字： FPGA 深度學(xué)習(xí) 人工智能

不可錯過的400Gbps以太網(wǎng)演示

不可錯過的400Gbps以太網(wǎng)演示-在那里，毫無疑問你會駐足在賽靈思展位前（# 23）觀看一個基于賽靈思Virtex UltraScale VU095 FPGA評估板VCU109的Spirent 400G以太網(wǎng)測試系統(tǒng)，該系統(tǒng)連接四個100Gbps的住友電工 CFP4 LR4光模塊。
關(guān)鍵字：賽靈思 FPGA 光模塊

共6799條 56/454 |‹ « 54 55 56 57 58 59 60 61 62 63 » ›|

xilinx fpga介紹

　　Xilinx FPGA 　　Xilinx FPGA主要分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列，用戶可以根據(jù)自己實際應(yīng)用要求進(jìn)行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。　　Xilinx FPGA可編程邏輯解決方案縮短了電子設(shè)備制造商開發(fā)產(chǎn)品的時間 [ 查看詳細(xì) ]