cadence 文章 進(jìn)入cadence技術(shù)社區(qū)
Cadence推出SPB 16.2版本應(yīng)對小型化產(chǎn)品設(shè)計挑戰(zhàn)
- Cadence發(fā)布了SPB 16.2版本，全力解決電流與新出現(xiàn)的芯片封裝設(shè)計問題。這次的最新版本提供了高級IC封裝/系統(tǒng)級封裝（SiP）小型化、設(shè)計周期縮減和DFM驅(qū)動設(shè)計，以及一個全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/SiP的數(shù)字、模擬、RF和混合信號IC封裝設(shè)計師的效率。 設(shè)計團(tuán)隊將會看到，新規(guī)則和約束導(dǎo)向型自動化能力的推出，解決了高密度互連（HDI）襯底制造的設(shè)計方法學(xué)問題，而這對于小型化和提高功能密度來說是一個重要的促進(jìn)因素，因而得以使總體的封裝尺寸大大
- 關(guān)鍵字： 封裝 設(shè)計 Cadence SPB
EDA工具：太貴，太便宜？
- 如果你問不同的人，會得出截然相反的結(jié)論。 幾年前筆者參加過某EDA產(chǎn)品發(fā)布會后，咨詢一家國內(nèi)某微電子所的專家對此意見，他說：“一套新的設(shè)計工具要20萬美元！相當(dāng)于我們所一年的利潤，而且這只是一個設(shè)計工具！”頓時，筆者為高科技即將造福我國設(shè)計業(yè)的興奮勁兒被冷卻了。 但是你去問EDA公司，他們的觀點就不同了。最典型的，記得一家EDA廠商的老總說：你不要看一件東西本身的價格有多少，而要看它實際帶來的價值有多大？如果你拿一個工具可以開發(fā)一個流行的產(chǎn)品，帶來了100萬美元的
- 關(guān)鍵字： EDA Cadence IC設(shè)計業(yè) 居龍先生
Cadence推出C-to-Silicon Compiler
- 加州圣荷塞，2008年7月15日——全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司（納斯達(dá)克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計師在創(chuàng)建和復(fù)用系統(tǒng)級芯片IP的過程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種
- 關(guān)鍵字： Cadence SoC C-to-Silicon Compiler 半導(dǎo)體
Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級產(chǎn)品
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司（納斯達(dá)克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計師在創(chuàng)建和復(fù)用系統(tǒng)級芯片IP的過程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種重要的新功能對于開發(fā)新型SoC和系統(tǒng)級IP，用于消費(fèi)電子、無
- 關(guān)鍵字： Cadence C-to-Silicon Compiler
Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級產(chǎn)品
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司（納斯達(dá)克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計師在創(chuàng)建和復(fù)用系統(tǒng)級芯片IP的過程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種重要的新功能對于開發(fā)新型SoC和系統(tǒng)級IP，用于消費(fèi)電子、無
- 關(guān)鍵字： Cadence RTL SoC IP
CADENCE與Common Platform及ARM合作提供45納米RTL-to-GDSII參考流程
- 全球電子設(shè)計創(chuàng)新企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)今天宣布面向Common Platform™技術(shù)的45納米參考流程將于2008年7月面向大眾化推出。Cadence®與Common Platform技術(shù)公司包擴(kuò)IBM、特許半導(dǎo)體制造公司和三星聯(lián)合開發(fā)RTL-to-GDSII 45納米流程，滿足高級節(jié)點設(shè)計需要。該參考流程基于對應(yīng)Common Power Format（CPF）的Cadence低功耗解決方案，而且還包含來自Cadence的關(guān)鍵可制造性設(shè)計（De
- 關(guān)鍵字： CADENCE Common Platform ARM RTL-to-GDSII 低功耗
Cadence為TSMC提供高級可制造性設(shè)計(DFM)解決方案
- Cadence設(shè)計系統(tǒng)公司宣布其多種領(lǐng)先技術(shù)已經(jīng)納入TSMC參考流程9.0版本中。這些可靠的能力幫助設(shè)計師使其產(chǎn)品更快地投入量產(chǎn)，提供了自動化的、前端到后端的流程，實現(xiàn)高良品率、省電型設(shè)計，面向晶圓廠的40納米生產(chǎn)工藝。 Cadence已經(jīng)在多代的工藝技術(shù)中與TSMC合作，開發(fā)參考流程，提供低功耗設(shè)計能力和高級DFM方法學(xué)。通過參考流程9.0，Cadence將這些性能拓展到該晶圓廠的40納米工藝節(jié)點，使用光刻物理分析和強(qiáng)化的統(tǒng)計靜態(tài)時序分析能力，此外一直追隨TSMC參考流程的Cadence已經(jīng)支
- 關(guān)鍵字： Cadence 晶圓 設(shè)計 DFM 低功耗
Cadence多種領(lǐng)先技術(shù)納入TSMC參考流程9.0版本
- 全球電子設(shè)計創(chuàng)新企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)今天宣布其多種領(lǐng)先技術(shù)已經(jīng)納入TSMC參考流程9.0版本中。這些可靠的能力幫助設(shè)計師使其產(chǎn)品更快地投入量產(chǎn)，提供了自動化的、前端到后端的流程，實現(xiàn)高良品率、省電型設(shè)計，面向晶圓廠的40納米生產(chǎn)工藝。 “TSMC和Cadence之間的合作提供了自動化的設(shè)計技術(shù)，這是在高級工藝節(jié)點上實現(xiàn)低風(fēng)險和快速量產(chǎn)的必要技術(shù)，”TSMC設(shè)計基礎(chǔ)架構(gòu)營銷部高級主管S.T. Juang說。 Cadence已經(jīng)在多
- 關(guān)鍵字： Cadence TSMC DFM
Cadence與UMC推出65納米低功耗參考設(shè)計流程
- 全球電子設(shè)計創(chuàng)新企業(yè)Cadence設(shè)計系統(tǒng)公司 (NASDAQ: CDNS)與領(lǐng)先的全球半導(dǎo)體晶圓廠UMC (NYSE: UMC, TSE: 2303)今天宣布推出基于通用功率格式（CPF）的低功耗參考設(shè)計流程，面向UMC 65納米工藝。該參考流程讓客戶能夠在使用UMC的低功耗套件時實現(xiàn)最佳的65納米低功耗設(shè)計，該套件中包含了基于CPF的庫和其他知識產(chǎn)權(quán)。 這種65納米低功耗參考流程使用UMC的“Leon”測試芯片作為參考設(shè)計。Leon是一個開放源碼的32位RISC微處理
- 關(guān)鍵字： Cadence UMC 低功耗 Leon CPF
Cadence推出對應(yīng)OVM的驗證IP
- 全球電子設(shè)計創(chuàng)新企業(yè)Cadence 設(shè)計系統(tǒng)公司(NASDAQ: CDNS)今天宣布推出首批兩款對應(yīng)開放式驗證方法學(xué)（OVM）的高級測試平臺驗證IP（VIP）產(chǎn)品。這些改進(jìn)能夠讓迅猛發(fā)展的OVM用戶團(tuán)體輕松獲得Cadence®指標(biāo)導(dǎo)向型驗證解決方案，可預(yù)測地實現(xiàn)高質(zhì)量驗證閉合。AMBA® 3 AXI ™ 和AMBA AHB™ VIP已經(jīng)在數(shù)百種設(shè)計中得以證明，現(xiàn)在作為多語言的通用驗證組件（Universal Verification Components ,UV
- 關(guān)鍵字： Cadence OVM 驗證IP VIP
Cadence強(qiáng)化的高級節(jié)點設(shè)計解決方案對定制IC設(shè)計實現(xiàn)經(jīng)過實際生產(chǎn)驗證的改良
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(納斯達(dá)克: CDNS)，今天公布了一系列新的定制IC設(shè)計功能，幫助芯片制造商加快大型復(fù)雜設(shè)計的量產(chǎn)化，尤其是在65納米及以下的高級節(jié)點工藝。這些經(jīng)過實際生產(chǎn)證明對Virtuoso?技術(shù)的提升，進(jìn)一步強(qiáng)化了Cadence用于降低風(fēng)險和提升生產(chǎn)力的同時管理幾何尺寸與復(fù)雜性的全套解決方案。 對Virtuoso? 定制設(shè)計平臺的主要改進(jìn)將會出現(xiàn)在最新版本中，提供更為緊密的可生產(chǎn)性整合、更好的寄生分析，更快的仿真工具，用于精確而高效地驗證
- 關(guān)鍵字： Cadence IC 定制數(shù)字 模擬/混合信號 系統(tǒng)級芯片設(shè)計 Virtuoso
Cadence新技術(shù)加速模擬和混合信號驗證
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(納斯達(dá)克: CDNS)，今天宣布Cadence®Virtuoso® Spectre® Circuit Simulator中的高級“turbo”技術(shù)目前已經(jīng)推出，這是業(yè)界領(lǐng)先的模擬SPICE電路仿真器，獲得了全面的晶圓廠支持。這種turbo技術(shù)能夠在提升性能的同時，確保硅片的精確性，讓設(shè)計師能夠驗證他們復(fù)雜的大型模擬設(shè)計，例如PLL(phase-locked loops)、ADC(analog-to-di
- 關(guān)鍵字： Cadence turbo Cadence?Virtuoso? Spectre? Circuit Simulator
Cadence聯(lián)手香港科技園
- 中國香港，2008年2月19日——全球電子設(shè)計創(chuàng)新領(lǐng)導(dǎo)廠商Cadence設(shè)計系統(tǒng)公司(納斯達(dá)克: CDNS)今天宣布香港科技園公司（香港科技園）已經(jīng)選擇Cadence為其通信、無線、移動和多媒體產(chǎn)業(yè)的客戶提供更先進(jìn)的EDA技術(shù)和解決方案。通過與Cadence的合作，香港科技園幫助香港政府為眾多中小型IC企業(yè)提供支持。此外，該合作關(guān)系再次確認(rèn)了Cadence做為EDA供應(yīng)商在香港的領(lǐng)先地位。 “通過我們與全球領(lǐng)先的EDA供應(yīng)商Cadence的合作，香港IC設(shè)計平臺已
- 關(guān)鍵字： Cadence 香港科技園
CADENCE硬件仿真器在Ethernet交換芯片驗證中的應(yīng)用
- 隨著網(wǎng)絡(luò)通信的高速發(fā)展，集成多種內(nèi)容的以太網(wǎng)交換芯片在網(wǎng)絡(luò)通信中起著越來越重要的作用，如何加快以太網(wǎng)交換芯片的開發(fā)速度，縮短驗證的周期，是我們面臨的重要課題，為此，我們選用了CADENCE硬件仿真器Palladium作為驗證加速平臺。 1 概述 隨著網(wǎng)絡(luò)通信的高速發(fā)展，集成多種內(nèi)容的以太網(wǎng)交換芯片在網(wǎng)絡(luò)通信中起著越來越重要的作用，如何加快以太網(wǎng)交換芯片的開發(fā)速度，縮短驗證的周期，是我們面臨的重要課題，為此，我們選用了Cadence硬件仿真器Palladium作為驗證加速平臺。 Cad
- 關(guān)鍵字： CADENCE
Cadence攜手ARM為多核與低功耗器件提供參考方法學(xué)
- Cadence設(shè)計系統(tǒng)公司與ARM 宣布推出兩種由它們聯(lián)合開發(fā)的新的實現(xiàn)參考方法學(xué)，一種用于ARM11(TM) MPCore(TM)多核處理器，另一種用于ARM1176JZF-S(TM)處理器的低功耗實現(xiàn)，后者集成了ARM® Intelligent Energy Manager (IEM(TM))技術(shù)。針對這兩款A(yù)RM處理器的這些Cadence參考方法學(xué)是兩個公司緊密合作的成果，為設(shè)計多核、低功耗器件的共同客戶提供了增強(qiáng)的設(shè)計解決方案。 “Cadence低功耗解決方案包括Encounte
- 關(guān)鍵字： 嵌入式系統(tǒng) 單片機(jī) Cadence ARM 處理器 MCU和嵌入式微處理器
cadence介紹
EDA仿真軟件Cadence
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Cadence Design Systems Inc.是全球最大的電子設(shè)計技術(shù)(Electronic Design Technologies)、程序方案服務(wù)和設(shè)計服務(wù)供應(yīng)商。其解決方案旨在提升和監(jiān)控半導(dǎo) [ 查看詳細(xì) ]
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