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3nm finfet 文章 最新資訊

Cadence數(shù)字與定制/模擬工具通過臺(tái)積電16FF+制程的認(rèn)證，并與臺(tái)積電合作開發(fā)10納米FinFET工藝

  • 　　全球知名電子設(shè)計(jì)創(chuàng)新領(lǐng)先公司Cadence設(shè)計(jì)系統(tǒng)公司今日宣布，其數(shù)字和定制/模擬分析工具已通過臺(tái)積電公司16FF+制程的V0.9設(shè)計(jì)參考手冊(cè)(Design Rule Manual，DRM) 與SPICE認(rèn)證，相比于原16納米FinFET制程，可以使系統(tǒng)和芯片公司通過此新工藝在同等功耗下獲得15%的速度提升、或者在同等速度下省電30%。目前16FF+ V1.0認(rèn)證正在進(jìn)行中，計(jì)劃于2014年11月實(shí)現(xiàn)。Cadence也和臺(tái)積電合作實(shí)施了16FF+ 制程定制設(shè)計(jì)參考流程的多處改進(jìn)。此外，Cadence也
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臺(tái)積電采用Cadence的16納米FinFET單元庫(kù)特性分析解決方案

  • 　　全球知名電子設(shè)計(jì)創(chuàng)新領(lǐng)先公司Cadence設(shè)計(jì)系統(tǒng)公司，今日宣布臺(tái)積電采用了Cadence®16納米FinFET單元庫(kù)特性分析解決方案。由Cadence和臺(tái)積電共同研發(fā)的單元庫(kù)分析工具設(shè)置已在臺(tái)積電網(wǎng)站上線，臺(tái)積電客戶可以直接下載。該設(shè)置是以Cadence Virtuoso® Liberate® 特性分析解決方案和Spectre® 電路模擬器為基礎(chǔ)，并涵蓋了臺(tái)積電標(biāo)準(zhǔn)單元的環(huán)境設(shè)置和樣品模板。 　　利用本地的Spectre API整合方案，Liberate和Spect
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FinFET/3D IC引爆半導(dǎo)體業(yè)投資熱潮

  • 　　鰭式場(chǎng)效電晶體(FinFET)及三維積體電路(3DIC)引爆半導(dǎo)體業(yè)投資熱潮。行動(dòng)裝置與物聯(lián)網(wǎng)(IoT)市場(chǎng)快速成長(zhǎng)，不僅加速半導(dǎo)體制程技術(shù)創(chuàng)新，晶圓廠、設(shè)備廠等業(yè)者亦加足馬力轉(zhuǎn)往3D架構(gòu)及FinFET制程邁進(jìn)，掀動(dòng)半導(dǎo)體產(chǎn)業(yè)龐大的設(shè)備與材料投資風(fēng)潮。 　　應(yīng)用材料集團(tuán)副總裁暨臺(tái)灣區(qū)總裁余定陸表示，3DIC及FinFET制程將持續(xù)引爆半導(dǎo)體業(yè)的投資熱潮，亦促使創(chuàng)新的設(shè)備材料陸續(xù)問世。 　　應(yīng)用材料(AppliedMaterials)集團(tuán)副總裁暨臺(tái)灣區(qū)總裁余定陸表示，隨著行動(dòng)裝置的功能推陳出新，及聯(lián)
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應(yīng)用材料公司推出面向3D芯片結(jié)構(gòu)的先進(jìn)離子注入系統(tǒng)

  • 　　應(yīng)用材料公司今天宣布全新推出Applied Varian VIISta® 900 3D系統(tǒng)。作為業(yè)內(nèi)領(lǐng)先的中電流離子注入設(shè)備，該系統(tǒng)專為2x納米以下節(jié)點(diǎn)的FinFET和3D NAND制程而開發(fā)，具有超凡的控制能力，可以幫助高性能、高密度的復(fù)雜3D器件實(shí)現(xiàn)器件性能優(yōu)化，降低可變性，提高良率，是應(yīng)用材料公司在精密材料工程領(lǐng)域的又一重大突破。 　　VIISta 900 3D系統(tǒng)能有效提高離子束角度精度和束線形狀準(zhǔn)確度，并且還能夠出色的控制離子劑量和均勻性，從而幫助客戶實(shí)現(xiàn)制程的可重復(fù)性，優(yōu)化器件性
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整體16/14納米FinFET設(shè)備訂單恐延一季

  • 　　Needham & Co.半導(dǎo)體設(shè)備分析師Edwin Mok 27日針對(duì)晶圓代工領(lǐng)域提出了透徹分析，認(rèn)為相關(guān)的半導(dǎo)體設(shè)備訂單有望在今(2014)年下半年攀高，但16/14奈米FinFET(鰭式場(chǎng)效電晶體)訂單卻將遞延一季。 　　barron`s.com報(bào)導(dǎo)，Mok發(fā)表研究報(bào)告指出，據(jù)了解晶圓代工廠格羅方德(GlobalFoundries;GF)正在提高紐約州Malta廠的20奈米制程產(chǎn)能，而三星電子(Samsung)也正在逐漸增加Austin廠的設(shè)備，這似乎支持了近來(lái)傳出的高通(Qualco
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應(yīng)用材料公司突破導(dǎo)線技術(shù)傳統(tǒng)瓶頸

  • 　　應(yīng)用材料公司(AppliedMaterials)宣布其全新EnduraVolta化學(xué)氣相沈積(CVD)系統(tǒng)加入獨(dú)特的鈷金屬后，一舉突破導(dǎo)線技術(shù)傳統(tǒng)瓶頸，讓“摩爾定律”持續(xù)向下進(jìn)展到20納米。此外，應(yīng)材的EnduraVentura實(shí)體氣相沈積(PVD)系統(tǒng)不但成功協(xié)助客戶降低成本，更可制造出體積更小、耗能更低、性能更高的整合型3D芯片。 　　在強(qiáng)大技術(shù)創(chuàng)新突破的支持下，應(yīng)用材料公司在營(yíng)運(yùn)方面也頗有斬獲。應(yīng)用材料公司臺(tái)灣區(qū)總裁余定陸表示，拜半導(dǎo)體事業(yè)的蓬勃發(fā)展與應(yīng)用材料公司不
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FinFET并非半導(dǎo)體演進(jìn)最佳選項(xiàng)

  • 　　在歷史上，半導(dǎo)體產(chǎn)業(yè)的成長(zhǎng)仰賴制程節(jié)點(diǎn)每一次微縮所帶來(lái)的電晶體成本下降;但下一代晶片恐怕不會(huì)再伴隨著成本下降，這將會(huì)是半導(dǎo)體產(chǎn)業(yè)近20~30年來(lái)面臨的最嚴(yán)重挑戰(zhàn)。 　　具體來(lái)說(shuō)，新一代的20奈米塊狀高介電金屬閘極(bulk high-K metal gate，HKMG) CMOS制程，與16/14奈米 FinFET 將催生更小的電晶體，不過每個(gè)邏輯閘的成本也將高出目前的28奈米塊狀HKMG CMOS制程。此成本問題部分源自于在新制程節(jié)點(diǎn)，難以維持高參數(shù)良率(parametric yields)以及低
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FinFET并非半導(dǎo)體演進(jìn)最佳選項(xiàng)

  • 　　在歷史上，半導(dǎo)體產(chǎn)業(yè)的成長(zhǎng)仰賴制程節(jié)點(diǎn)每一次微縮所帶來(lái)的電晶體成本下降;但下一代晶片恐怕不會(huì)再伴隨著成本下降，這將會(huì)是半導(dǎo)體產(chǎn)業(yè)近20~30年來(lái)面臨的最嚴(yán)重挑戰(zhàn)。 　　具體來(lái)說(shuō)，新一代的20奈米塊狀高介電金屬閘極(bulk high-K metal gate，HKMG) CMOS制程，與16/14奈米 FinFET 將催生更小的電晶體，不過每個(gè)邏輯閘的成本也將高出目前的28奈米塊狀HKMG CMOS制程。此成本問題部分源自于在新制程節(jié)點(diǎn)，難以維持高參數(shù)良率(parametric yields)以
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Cadence物理驗(yàn)證系統(tǒng)通過FinFET制程認(rèn)證

  • 　　重點(diǎn)：　　·?認(rèn)證確保精確性方面不受影響，并包含用于65納米至14納米FinFET制程的物理驗(yàn)證簽收的先進(jìn)技術(shù)　　·?雙方共同的客戶可通過它與Cadence?Virtuoso及Encounter平臺(tái)的無(wú)縫集成進(jìn)行版圖設(shè)計(jì)和驗(yàn)證版圖　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天宣布Cadence??Physical?Verification?System?(PVS)通過了GLOBALFOUNDRIES的認(rèn)證，可用于65納米
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下一代晶體管技術(shù)何去何從

  • 　　大量的金錢和精力都花在探索FinFET工藝，它會(huì)持續(xù)多久和為什么要替代他們? 　　在近期內(nèi)，從先進(jìn)的芯片工藝路線圖中看已經(jīng)相當(dāng)清楚。芯片會(huì)基于今天的FinFET工藝技術(shù)或者另一種FD SOI工藝的平面技術(shù)，有望可縮小到10nm節(jié)點(diǎn)。但是到7nm及以下時(shí)，目前的CMOS工藝路線圖已經(jīng)不十分清晰。 　　半導(dǎo)體業(yè)已經(jīng)探索了一些下一代晶體管技術(shù)的候選者。例如在7nm時(shí)，采用高遷移率的FinFET，及用III-V族元素作溝道材料來(lái)提高電荷的遷移率。然后，到5nm時(shí)，可能會(huì)有兩種技術(shù)，其中一種是環(huán)柵F
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半導(dǎo)體工藝向14/16nm FINFET大步前進(jìn)

  • 幾乎所有繼續(xù)依靠先進(jìn)半導(dǎo)體工藝來(lái)帶給自己芯片性能與功耗競(jìng)爭(zhēng)優(yōu)勢(shì)的廠商，紛紛將自己的設(shè)計(jì)瞄準(zhǔn)了即將全面量產(chǎn)的FINFET技術(shù)。在這一市場(chǎng)需求推動(dòng)下，似乎20nm這一代，成為很多代工廠眼中的雞肋，巴不得直接跨越20nm，直奔16/14nm的FINFET。
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SoC系統(tǒng)開發(fā):FinFET在系統(tǒng)級(jí)意味著什么

  • FinFET給芯片設(shè)計(jì)業(yè)帶來(lái)的改變幾乎是革命性的，帶來(lái)了各種新的要求，同時(shí)也推動(dòng)了各種創(chuàng)新。
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SoC系統(tǒng)開發(fā)：FinFET在系統(tǒng)級(jí)意味著什么

  • 　　大家都在談?wù)揊inFET——可以說(shuō)，這是MOSFET自1960年商用化以來(lái)晶體管最大的變革。幾乎每個(gè)人——除了仍然熱心于全耗盡絕緣體硅薄膜(FDSOI)的人，都認(rèn)為20nm節(jié)點(diǎn)以后，F(xiàn)inFET將成為SoC的未來(lái)。但是對(duì)于要使用這些SoC的系統(tǒng)開發(fā)人員而言，其未來(lái)會(huì)怎樣呢? 　　回答這一問題最好的方法應(yīng)該是說(shuō)清楚FinFET對(duì)于模擬和數(shù)字電路設(shè)計(jì)人員以及SoC設(shè)計(jì)人員究竟意味著什么。從這些信息中，我們可以推斷出FinFET在系統(tǒng)級(jí)意味著什么。
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Synopsys力挺臺(tái)積電16納米FinFET

  • 　　全球IC矽智財(cái)供應(yīng)商新思科技(Synopsys)力挺臺(tái)積電的16納米FinFET(鰭式場(chǎng)效晶體管)，全力協(xié)助臺(tái)積電加入導(dǎo)入這項(xiàng)新制程量產(chǎn)行列。 　　新思科技是「臺(tái)積電大同盟」成員之一，昨天也宣布獲臺(tái)積電頒發(fā)開放創(chuàng)創(chuàng)新平臺(tái)(OIP)「2013年度最佳伙伴獎(jiǎng)」，以表彰對(duì)臺(tái)積電先進(jìn)制程的貢獻(xiàn)。 　　臺(tái)積電16納米FinFET制程，是對(duì)抗英特爾及三星等勁敵的重要技術(shù)，臺(tái)積電將以大同盟的陣營(yíng)，聯(lián)合IP、自動(dòng)化工具、設(shè)備及芯片設(shè)計(jì)業(yè)的力量應(yīng)戰(zhàn)。臺(tái)積電16納米預(yù)定明年第4季試產(chǎn)，2015年第1季量產(chǎn)。
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先進(jìn)制程競(jìng)賽Xilinx首重整合價(jià)值

  • 　　由于ASIC的研發(fā)成本居高不下，加上近來(lái)FPGA不斷整合更多的功能，同時(shí)也突破了過往功耗過高的問題，尤其當(dāng)進(jìn)入28奈米制程之后，其性價(jià)比開始逼近ASSP與ASIC，促使FPGA開始取代部分ASIC市場(chǎng)，應(yīng)用范圍也逐步擴(kuò)張。 　　附圖: Xilinx揭露未來(lái)市場(chǎng)競(jìng)爭(zhēng)狀況。 資料來(lái)源：Xilinx 　　掌握這樣的趨勢(shì)，讓FPGA大廠Xilinx在28奈米的產(chǎn)品營(yíng)收持續(xù)成長(zhǎng)。 Xilinx企業(yè)策略與行銷資深副總裁Steve Glaser指出，預(yù)估今年在28奈米產(chǎn)品線將會(huì)有1億美元的營(yíng)收，市占率高
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