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FinFET并非半導(dǎo)體演進(jìn)最佳選項(xiàng)

  • 　　在歷史上，半導(dǎo)體產(chǎn)業(yè)的成長(zhǎng)仰賴制程節(jié)點(diǎn)每一次微縮所帶來(lái)的電晶體成本下降;但下一代晶片恐怕不會(huì)再伴隨著成本下降，這將會(huì)是半導(dǎo)體產(chǎn)業(yè)近20~30年來(lái)面臨的最嚴(yán)重挑戰(zhàn)。 　　具體來(lái)說(shuō)，新一代的20奈米塊狀高介電金屬閘極(bulk high-K metal gate，HKMG) CMOS制程，與16/14奈米 FinFET 將催生更小的電晶體，不過(guò)每個(gè)邏輯閘的成本也將高出目前的28奈米塊狀HKMG CMOS制程。此成本問(wèn)題部分源自于在新制程節(jié)點(diǎn)，難以維持高參數(shù)良率(parametric yields)以及低
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FinFET并非半導(dǎo)體演進(jìn)最佳選項(xiàng)

  • 　　在歷史上，半導(dǎo)體產(chǎn)業(yè)的成長(zhǎng)仰賴制程節(jié)點(diǎn)每一次微縮所帶來(lái)的電晶體成本下降;但下一代晶片恐怕不會(huì)再伴隨著成本下降，這將會(huì)是半導(dǎo)體產(chǎn)業(yè)近20~30年來(lái)面臨的最嚴(yán)重挑戰(zhàn)。 　　具體來(lái)說(shuō)，新一代的20奈米塊狀高介電金屬閘極(bulk high-K metal gate，HKMG) CMOS制程，與16/14奈米 FinFET 將催生更小的電晶體，不過(guò)每個(gè)邏輯閘的成本也將高出目前的28奈米塊狀HKMG CMOS制程。此成本問(wèn)題部分源自于在新制程節(jié)點(diǎn)，難以維持高參數(shù)良率(parametric yields)以
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Cadence物理驗(yàn)證系統(tǒng)通過(guò)FinFET制程認(rèn)證

  • 　　重點(diǎn)：　　·?認(rèn)證確保精確性方面不受影響，并包含用于65納米至14納米FinFET制程的物理驗(yàn)證簽收的先進(jìn)技術(shù)　　·?雙方共同的客戶可通過(guò)它與Cadence?Virtuoso及Encounter平臺(tái)的無(wú)縫集成進(jìn)行版圖設(shè)計(jì)和驗(yàn)證版圖　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天宣布Cadence??Physical?Verification?System?(PVS)通過(guò)了GLOBALFOUNDRIES的認(rèn)證，可用于65納米
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下一代晶體管技術(shù)何去何從

  • 　　大量的金錢和精力都花在探索FinFET工藝，它會(huì)持續(xù)多久和為什么要替代他們? 　　在近期內(nèi)，從先進(jìn)的芯片工藝路線圖中看已經(jīng)相當(dāng)清楚。芯片會(huì)基于今天的FinFET工藝技術(shù)或者另一種FD SOI工藝的平面技術(shù)，有望可縮小到10nm節(jié)點(diǎn)。但是到7nm及以下時(shí)，目前的CMOS工藝路線圖已經(jīng)不十分清晰。 　　半導(dǎo)體業(yè)已經(jīng)探索了一些下一代晶體管技術(shù)的候選者。例如在7nm時(shí)，采用高遷移率的FinFET，及用III-V族元素作溝道材料來(lái)提高電荷的遷移率。然后，到5nm時(shí)，可能會(huì)有兩種技術(shù)，其中一種是環(huán)柵F
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半導(dǎo)體工藝向14/16nm FINFET大步前進(jìn)

  • 幾乎所有繼續(xù)依靠先進(jìn)半導(dǎo)體工藝來(lái)帶給自己芯片性能與功耗競(jìng)爭(zhēng)優(yōu)勢(shì)的廠商，紛紛將自己的設(shè)計(jì)瞄準(zhǔn)了即將全面量產(chǎn)的FINFET技術(shù)。在這一市場(chǎng)需求推動(dòng)下，似乎20nm這一代，成為很多代工廠眼中的雞肋，巴不得直接跨越20nm，直奔16/14nm的FINFET。
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SoC系統(tǒng)開(kāi)發(fā):FinFET在系統(tǒng)級(jí)意味著什么

  • FinFET給芯片設(shè)計(jì)業(yè)帶來(lái)的改變幾乎是革命性的，帶來(lái)了各種新的要求，同時(shí)也推動(dòng)了各種創(chuàng)新。
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SoC系統(tǒng)開(kāi)發(fā)：FinFET在系統(tǒng)級(jí)意味著什么

  • 　　大家都在談?wù)揊inFET——可以說(shuō)，這是MOSFET自1960年商用化以來(lái)晶體管最大的變革。幾乎每個(gè)人——除了仍然熱心于全耗盡絕緣體硅薄膜(FDSOI)的人，都認(rèn)為20nm節(jié)點(diǎn)以后，F(xiàn)inFET將成為SoC的未來(lái)。但是對(duì)于要使用這些SoC的系統(tǒng)開(kāi)發(fā)人員而言，其未來(lái)會(huì)怎樣呢? 　　回答這一問(wèn)題最好的方法應(yīng)該是說(shuō)清楚FinFET對(duì)于模擬和數(shù)字電路設(shè)計(jì)人員以及SoC設(shè)計(jì)人員究竟意味著什么。從這些信息中，我們可以推斷出FinFET在系統(tǒng)級(jí)意味著什么。
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Synopsys力挺臺(tái)積電16納米FinFET

  • 　　全球IC矽智財(cái)供應(yīng)商新思科技(Synopsys)力挺臺(tái)積電的16納米FinFET(鰭式場(chǎng)效晶體管)，全力協(xié)助臺(tái)積電加入導(dǎo)入這項(xiàng)新制程量產(chǎn)行列。 　　新思科技是「臺(tái)積電大同盟」成員之一，昨天也宣布獲臺(tái)積電頒發(fā)開(kāi)放創(chuàng)創(chuàng)新平臺(tái)(OIP)「2013年度最佳伙伴獎(jiǎng)」，以表彰對(duì)臺(tái)積電先進(jìn)制程的貢獻(xiàn)。 　　臺(tái)積電16納米FinFET制程，是對(duì)抗英特爾及三星等勁敵的重要技術(shù)，臺(tái)積電將以大同盟的陣營(yíng)，聯(lián)合IP、自動(dòng)化工具、設(shè)備及芯片設(shè)計(jì)業(yè)的力量應(yīng)戰(zhàn)。臺(tái)積電16納米預(yù)定明年第4季試產(chǎn)，2015年第1季量產(chǎn)。
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先進(jìn)制程競(jìng)賽Xilinx首重整合價(jià)值

  • 　　由于ASIC的研發(fā)成本居高不下，加上近來(lái)FPGA不斷整合更多的功能，同時(shí)也突破了過(guò)往功耗過(guò)高的問(wèn)題，尤其當(dāng)進(jìn)入28奈米制程之后，其性價(jià)比開(kāi)始逼近ASSP與ASIC，促使FPGA開(kāi)始取代部分ASIC市場(chǎng)，應(yīng)用范圍也逐步擴(kuò)張。 　　附圖: Xilinx揭露未來(lái)市場(chǎng)競(jìng)爭(zhēng)狀況。 資料來(lái)源：Xilinx 　　掌握這樣的趨勢(shì)，讓FPGA大廠Xilinx在28奈米的產(chǎn)品營(yíng)收持續(xù)成長(zhǎng)。 Xilinx企業(yè)策略與行銷資深副總裁Steve Glaser指出，預(yù)估今年在28奈米產(chǎn)品線將會(huì)有1億美元的營(yíng)收，市占率高
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新開(kāi)發(fā)FinFET整合III-V族與矽材料

  • 　　比利時(shí)微電子研究中心(IMEC)宣稱開(kāi)發(fā)出全球首款在300mm晶圓上整合III-V族與矽晶材料的3DFinFET化合物半導(dǎo)體。IMEC的新制程目標(biāo)是希望能持續(xù)微縮CMOS至7nm及其以下，以及實(shí)現(xiàn)混合CMOS-RF與CMOS光電元件的化合物。 　　隨著晶片微縮即將接近原子級(jí)的限制，業(yè)界致力于提高晶片性能與降低功耗的各種方法逐漸面臨瓶頸。透過(guò)為矽晶整合更高性能的材料，例如可提供更高載子速度與更高驅(qū)動(dòng)電流的III-V族電晶體通道，這種新的化合物半導(dǎo)體可望超越矽晶本身性能，持續(xù)微縮至更制程。 　
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Mentor工具被納入臺(tái)積電16納米FinFET制程技術(shù)參考流程

  • Mentor Graphics公司(納斯達(dá)克代碼：MENT)日前宣布它已完成其用于臺(tái)積電16納米FinFET制程的數(shù)字成套工具。臺(tái)積電16納米參考流程包含一些新功能，用于Olympus-SoC?布局與布線系統(tǒng)的16納米設(shè)計(jì)，以及Calibre?物理驗(yàn)證和可制造性設(shè)計(jì)(DFM)平臺(tái)。
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FinFET新技術(shù)對(duì)半導(dǎo)體制造產(chǎn)業(yè)的影響

  • 　　FinFET稱為鰭式場(chǎng)效晶體管，由于晶體管的形狀與魚(yú)鰭的相似性而得到該命名。這是一種新的互補(bǔ)式金氧半導(dǎo)體(CMOS)晶體管。FinFET是對(duì)場(chǎng)效晶體管的一項(xiàng)創(chuàng)新設(shè)計(jì)，變革了傳統(tǒng)晶體管結(jié)構(gòu)，其控制電流通過(guò)的閘門被設(shè)計(jì)成類似魚(yú)鰭的叉狀3D架構(gòu)，將原來(lái)的單側(cè)控制電路接通與斷開(kāi)變革為兩側(cè)。 　　FinFET這樣創(chuàng)新設(shè)計(jì)的意義，在于改善了電路控制并減少漏電流，縮短了晶體管的閘長(zhǎng)，對(duì)于制程流程、設(shè)備、電子設(shè)計(jì)自動(dòng)化、IP與設(shè)計(jì)方法等產(chǎn)生重要影響與變革。FinFET技術(shù)升溫，使得半導(dǎo)體業(yè)戰(zhàn)火重燃，尤其是以Fi
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FinFET引爆投資熱　半導(dǎo)體業(yè)啟動(dòng)新一輪競(jìng)賽

  • 　　半導(dǎo)體業(yè)界已發(fā)展出運(yùn)用FinFET的半導(dǎo)體制造技術(shù)，對(duì)制程流程、設(shè)備、電子設(shè)計(jì)自動(dòng)化、IP與設(shè)計(jì)方法產(chǎn)生極大變化。特別是IDM業(yè)者與晶圓代工廠正競(jìng)相加碼研發(fā)以FinFET生產(chǎn)應(yīng)用處理器的技術(shù)，促使市場(chǎng)競(jìng)爭(zhēng)態(tài)勢(shì)急速升溫。 　　過(guò)去數(shù)10年來(lái)，互補(bǔ)式金屬氧化物半導(dǎo)體(CMOS)平面電晶體一直是電子產(chǎn)品的主要建構(gòu)材料，電晶體幾何結(jié)構(gòu)則一代比一代小，因此能開(kāi)發(fā)出高效能且更便宜的半導(dǎo)體晶片。 　　然而，電晶體在空間上的線性微縮已達(dá)極限，電晶體縮小到20奈米(nm)以下，會(huì)降低通道閘極控制效果，造成汲極(Dr
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專家聚首談FinFET趨勢(shì)下3D工藝升級(jí)挑戰(zhàn)

  • 　　日前，SeMind舉辦了圓桌論壇，邀請(qǐng)半導(dǎo)體設(shè)計(jì)與制造的專家齊聚一堂，共同探討未來(lái)晶體管、工藝和制造方面的挑戰(zhàn)，專家包括GLOBALFOUNDRIES的高級(jí)技術(shù)架構(gòu)副總裁Kengeri SUBRAMANI ，Soitec公司首席技術(shù)官Carlos Mazure，Intermolecular半導(dǎo)體事業(yè)部高級(jí)副總裁兼總經(jīng)理Raj Jammy以及Lam公司副總裁Girish Dixit。 　　SMD ：從你們的角度來(lái)看，工藝升級(jí)短期內(nèi)的挑戰(zhàn)是什么? 　　Kengeri ：眼下，我們正在談?wù)摰?8nm到2
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爭(zhēng)搶1xnm代工商機(jī) 晶圓廠決戰(zhàn)FinFET制程

  • 　　鰭式電晶體(FinFET)將成晶圓廠新角力戰(zhàn)場(chǎng)。為卡位16/14納米市場(chǎng)商機(jī)，臺(tái)積、聯(lián)電和格羅方德(GLOBALFOUNDRIES)正傾力投資FinFET技術(shù)，并各自祭出供應(yīng)鏈聯(lián)合作戰(zhàn)策略，預(yù)計(jì)將于2014～2015年陸續(xù)投入量產(chǎn)，讓晶圓代工市場(chǎng)頓時(shí)硝煙彌漫。 　　FinFET制程將成晶圓廠新的角力戰(zhàn)場(chǎng)。為卡位16/14納米市場(chǎng)商機(jī)，并建立10納米發(fā)展優(yōu)勢(shì)，臺(tái)積電、聯(lián)電和格羅方德正傾力投資FinFET技術(shù)，并已將開(kāi)戰(zhàn)時(shí)刻設(shè)定于2014?2015年;同時(shí)也各自祭出供應(yīng)鏈聯(lián)合作戰(zhàn)策略，期抗衡英特爾和三星
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