等離子處理提高65nm邏輯器件可靠性
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測試
基于上述研究結(jié)果，在65nm邏輯流水線上測試了得到的SiN阻擋層工藝。在Cu CMP和SiN擴散阻擋層淀積間的等待時間是保證65nm邏輯制造生產(chǎn)率的關鍵因素。執(zhí)行的基線等待時間是2小時。在結(jié)構(gòu)晶圓上作了不同的6組實驗（見表1）。從這些實驗得到的數(shù)據(jù)顯示，用SiN工藝可得到可靠的優(yōu)良VBD性能。
由于改善了的阻擋層和預處理工藝，Cu CMP和SiN擴散阻擋層淀積間的等待時間可從2小時增至8小時，提供了較大的制造靈活性。
結(jié)論
通過優(yōu)化的SiN阻擋層工藝和Cu表面等離子預處理，成功地制備了高VBD SiN擴散阻擋層薄膜。VBD性能和可靠性的極大提高可歸因于SiN體薄膜內(nèi)Si-H鍵減少，以及SiN體薄膜淀積前用NH3預處理后Cu/SiN界面上C和O污染大大減少。
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