2004年12月在一項(xiàng)由Synplicity公司委托的調(diào)查中，全世界超過20,000名開發(fā)者被詢問關(guān)于他們的硬件輔助ASIC驗(yàn)證策略。其結(jié)果表明今天1/3的ASIC設(shè)計者采用FPGA原型進(jìn)行驗(yàn)證。

即使ASIC設(shè)計在尺寸和復(fù)雜性上不斷增加，現(xiàn)代FPGA的容量和性能的新進(jìn)展意味著這些設(shè)計中的2/3能夠使用單個FPGA進(jìn)行建模。

然而，這些設(shè)計中仍然保留有1/3(那就是說，所有ASIC設(shè)計中的1/9)要求一個基于多個FPGA的原型開發(fā)板。

在不太遙遠(yuǎn)的過去，對ASIC設(shè)計團(tuán)隊而言，在這類情況下主要的解決方案就是在內(nèi)部建立他們自己的定制多個FPGA的原型開發(fā)板。然而，今天，使用現(xiàn)成的多個FPGA原型開發(fā)板——例如，由Synplicity公司的原型開發(fā)伙伴生產(chǎn)的開發(fā)板——與合適的設(shè)計工具相結(jié)合能夠節(jié)省數(shù)周時間，否則的話將花費(fèi)幾個月的驗(yàn)證時間以及在NRE費(fèi)用上花費(fèi)數(shù)萬美元。

本文首先討論了ASIC驗(yàn)證能夠采用的主要技術(shù)。接著，文章考慮了與使用一個現(xiàn)成的產(chǎn)品相比，建立一個定制的多個FPGA的原型開發(fā)板的優(yōu)勢和缺陷。最后，論文介紹了目前最先進(jìn)的用于驗(yàn)證大型設(shè)計的分割和綜合設(shè)計工具，其采用內(nèi)部開發(fā)或現(xiàn)成的多個FPGA的原型開發(fā)板。

可供選擇的驗(yàn)證技術(shù)

今天高端ASIC，例如那些在手機(jī)、通訊、圖形子系統(tǒng)以及信號處理應(yīng)用中使用的，經(jīng)常包含多個CPU和DSP內(nèi)核，其結(jié)合了硬件加速器、外圍設(shè)備、接口和存儲器管理內(nèi)核。(由于這些討論的目的，術(shù)語ASIC被假設(shè)包括了ASSP和SoC器件。)所以，為了滿足芯片的市場需求，盡可能早的在設(shè)計階段開發(fā)、端口、集成、調(diào)試和驗(yàn)證任何嵌入式軟件的內(nèi)容。

ASIC的RTL全功能驗(yàn)證——其本身與任何嵌入式軟件——是ASIC設(shè)計過程中最耗費(fèi)時間和最困難的部分之一。統(tǒng)計表明今天ASIC設(shè)計中的70%要求重制。除了費(fèi)用極其昂貴之外，重制能夠引起項(xiàng)目失去其市場空間，這將嚴(yán)重?fù)p害公司的聲譽(yù)和金融底線。

對ASIC設(shè)計者開放的三個主要驗(yàn)證選擇是仿真，模擬和FPGA原型開發(fā)。

*仿真：基于軟件的仿真被廣泛使用，但即使在一個真正的高端(并且，相對昂貴)的計算機(jī)平臺運(yùn)行時，其運(yùn)行比實(shí)際的ASIC硬件慢六到十個數(shù)量級，這使得其成為一項(xiàng)極大花費(fèi)時間并且效率極差的技術(shù)。為了提供整個系統(tǒng)的尺寸認(rèn)識，軟件仿真能夠典型地達(dá)到僅僅幾Hz相當(dāng)?shù)乃俣?那就是，設(shè)計的系統(tǒng)時鐘相對真實(shí)時間每秒鐘的幾個周期)。實(shí)際上，這意味著僅僅在一小部分設(shè)計中能夠?qū)崿F(xiàn)廣泛的軟件驗(yàn)證。

*模擬：基于硬件的模擬是另一個可供選擇的方法，但它仍然比實(shí)際的ASIC硬件至少慢三個數(shù)量級，因?yàn)榇罅康挠嘘P(guān)的復(fù)用技術(shù)將驗(yàn)證速度減慢到僅僅500 KHz到2 MHz。此外，這種方法在預(yù)算和資源方面(依賴于模擬器的大小，每個相等的門電路成本能夠從25美分到一美元)是極其昂貴的。設(shè)計者需要的是一種可供選擇的方法，這將允許他們以較低的風(fēng)險和成本投放市場。

*基于FPGA的原型開發(fā)：在許多情況下，“快速”驗(yàn)證設(shè)計是必要的。例如，就視頻處理芯片來說，部分驗(yàn)證可能包含評估視頻輸出流的主觀品質(zhì)。相似地，在嵌入式軟件中驗(yàn)證硬件要求極高的速度。其答案就是使用運(yùn)行在10到80 MHz速度下的多個FPGA原型開發(fā)板，其相等于(或相當(dāng)于)真實(shí)時間的ASIC速度(“真實(shí)激勵輸入，真實(shí)響應(yīng)輸出”)。當(dāng)將設(shè)計定制開發(fā)板與使用現(xiàn)成的開發(fā)板進(jìn)行比較時，后者——當(dāng)與恰當(dāng)?shù)脑O(shè)計工具結(jié)合時——能夠削減數(shù)周時間，不然的話，將花費(fèi)數(shù)月的驗(yàn)證時間并且(在每個相等的門電路為一美分的典型值下)節(jié)省數(shù)萬美元的NRE費(fèi)用。

所關(guān)心的同樣是，除了提供一個軟件開發(fā)平臺和硬件的軟件驗(yàn)證之外，該公司設(shè)計ASIC簡單地要求盡可能快的完成設(shè)計的全部功能；例如，證明硬件可以進(jìn)行商業(yè)展示。