2.3 Spartan-3 FPGA來實現的DSP嵌入系統

　　Spartan-3設備以最低成本提供高密度的FPGA，這使得它們非常適合于數量大、注重成本、以DSP為核心的應用程序。

　　其嵌入式18×18乘法器(最多104個)、每秒最多3300億次乘法和累加運算(MAC/s)、優(yōu)秀的高速DSP功能的并行實現能力、靈活的串聯架構，可實現成本/功能需求的最佳組合，見圖3(a)所示最大的DSP成本/性能靈活性。

　　預驗證的DSP算法和核心，即濾波器、檢波、變換、算法、FEC、相關器。而Spartan-3 FPGA 在高性能DSP應用中，有各種不同FIR濾波器技術的適用情況，而FIR濾波器的算法為：

　　公式中n個系數與n個相應的數據采樣相乘，再對內積求和產生單個結果。系數數值將確定濾波器的低通/高通/帶通特性，可以利用不同的架構和不同的方法來實現濾波器的功能。

　　由此可以說，因為FPGA是極高并行度的信號處理引擎，能夠滿足算法復雜度不斷增加的應用要求，通過并行方式提供極高性能的信號處理能力。Xilinx的XtremeDSP模塊，如圖3(b)所示，使得Sparten3系列FPGA可以為高性能的數字信號處理提供理想的解決方案，達到傳統上由ASIC或ASSP完成的高性能信號處理能力。可以針對數字通信和視頻圖象處理等應用開發(fā)高性能的DSP引擎，也可在可編程DSP系統中作為預處理器或協處理器等。

　　由于嵌入式18×18乘法器(最多104個)適應DSP應用中的眾多的功能。提高了操作數輸入、中間積和累加器輸出的可編程流水線操作。

　　在復雜算法的數字處理系統中，系統要求的不斷提高和集成規(guī)模的不斷擴大，使得系統結構在設計的開始階段是不明確的，不可能直接用RTL(寄存器轉移級)設計方法進行描述，所以將系統集成到數字芯片中。

　　采用數字技術對復雜算法進行硬件實現時，首先遇到的問題是在結構上并沒有預先的規(guī)定，因此需要首先對算法建模和仿真進行優(yōu)化。與基于RTL針對結構清晰的設計方法不同，算法設計把焦點從針對結構的細節(jié)轉移到對設計的整體要求和行為，在最高的算法層次上考慮如何進行設計，對系統的行為描述定義了設計要執(zhí)行的算法，不涉及或很少涉及實現細節(jié)，因此行為描述比RTL描述要簡潔的多。

　　圖3(c)為易用的DSP設計流程所示， 糸統產生器的DSP設計環(huán)境，包含了系統數學建模、算法優(yōu)化和改進、設計校驗和診斷及HDL產生和仿真等。而綜合DSP設計服務包括DSP設計等級、現埸工程服務。