一種基于FPGA的?？臻g管理器的研究和設(shè)計(jì)
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3?？臻g管理器設(shè)計(jì)
為了快速、有效地保護(hù)被切換任務(wù)的信息，并滿足自動(dòng)檢驗(yàn)功能的要求，在棧空間管理器設(shè)計(jì)中設(shè)計(jì)了2個(gè)邏輯模塊，分別為狀態(tài)控制邏輯模塊和地址產(chǎn)生邏輯模塊。狀態(tài)控制邏輯模塊主要生成入棧/出棧控制信號(hào)和Used信號(hào)，地址產(chǎn)生邏輯模塊主要生成有效的入棧/出棧地址。基于對(duì)?？臻g管理器總體結(jié)構(gòu)工作過程的闡述，在Xilinx公司設(shè)計(jì)的XUPVirtexIIPro系列的芯片上設(shè)計(jì)一個(gè)模擬?？臻g管理器，模擬管理8個(gè)任務(wù)，任務(wù)棧的深度為64，寬度為16bit，中斷嵌套棧的深度為128，寬度為16bit，容量為10KB的堆?？臻g。在設(shè)計(jì)管理器中，保證管理器快速綜合，使占用FPGA的資源盡可能少，存儲(chǔ)單元的選擇是關(guān)鍵，該系統(tǒng)采用的是FPGA上一個(gè)18KB的BlockRAM資源，使用ISE8.2i提供的雙端口RAM存儲(chǔ)模塊的IP核。如果選擇其他方法，如用觸發(fā)器和寄存器搭建存儲(chǔ)單元，則綜合時(shí)間長(zhǎng)，且占用大量FPGA的Slices資源。
在實(shí)際嵌入式系統(tǒng)應(yīng)用中，根據(jù)系統(tǒng)要求，可計(jì)算出?？臻g深度和寬度，具體的深度和寬度在VHDL代碼中修改即可。
3.1狀態(tài)控制邏輯模塊設(shè)計(jì)
由于狀態(tài)標(biāo)志寄存器的空/滿狀態(tài)標(biāo)志位決定棧空間入棧/出棧操作，所以如何設(shè)計(jì)空/滿狀態(tài)標(biāo)志位是關(guān)鍵。為了保護(hù)的數(shù)據(jù)能正確入棧與出棧，防止存儲(chǔ)器出現(xiàn)向上溢出或向下溢出，保證在滿的情況下，不能進(jìn)行push操作；在空的狀態(tài)下，不能進(jìn)行pop操作。控制信號(hào)的產(chǎn)生過程如圖4所示。
在狀態(tài)控制邏輯模塊設(shè)計(jì)時(shí)，prio_int信號(hào)驅(qū)動(dòng)4個(gè)多路選擇器，選擇對(duì)應(yīng)狀態(tài)標(biāo)志寄存器組中的各位段，分別有full信號(hào)值、empty信號(hào)值、fcount信號(hào)值和intNesting信號(hào)值。empty/full信號(hào)和push/pop信號(hào)作為組合邏輯輸入信號(hào)產(chǎn)生相應(yīng)的push_en/pop_en有效控制信號(hào)，該控制信號(hào)決定?？臻g是否執(zhí)行入棧/出棧操作。
在push_en/pop_en控制信號(hào)有效的情況下，驅(qū)動(dòng)二進(jìn)制運(yùn)算邏輯加/減1,輸出運(yùn)算結(jié)果。輸出的信號(hào)值有3個(gè)用途：(1)作為空/滿標(biāo)志狀態(tài)產(chǎn)生邏輯的輸入信號(hào)，該信號(hào)邏輯產(chǎn)生empty/full信號(hào)；(2)寫回到fregx對(duì)應(yīng)的fcount位中；(3)作為Used輸出信號(hào)值，表示當(dāng)前任務(wù)棧或中斷嵌套棧的使用情況。
在產(chǎn)生empty、full信號(hào)邏輯模塊設(shè)計(jì)時(shí)，采用了對(duì)輸入信號(hào)的每一位進(jìn)行組合邏輯判斷的方法，使該信號(hào)分兩路，一路作為與門組合邏輯的輸入信號(hào)產(chǎn)生full信號(hào)。如果輸入信號(hào)的每一位都為1，則full信號(hào)置1，其他情況置0；另一路作為或門非組合邏輯的輸入信號(hào)產(chǎn)生empty信號(hào)。如果輸入信號(hào)的每一位都為0，則empty置1，其他情況置0。在整個(gè)邏輯模塊設(shè)計(jì)中，采用組合邏輯設(shè)計(jì)，目的是縮短工作時(shí)延，提高系統(tǒng)工作頻率。
評(píng)論