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增強型并行端口EPP擴展移位寄存器輸出接口的方

作者：時間：2012-04-18 來源：網絡

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【摘　要】　基于EPP協(xié)議的特點，應用復雜可編程邏輯器件（CPLD）開發(fā)了移位寄存器輸出接口。介紹了EPP協(xié)議和接口的Verilog HDL描述。
關鍵詞：增強型并行端口（EPP），移位寄存器輸出，CPLD，Verilog HDL

1　引　言

　　由于ISA總線插槽在臺式機中逐漸減少，甚至消失，微機控制系統(tǒng)中越來越多地利用并行口進行數(shù)據傳送。增強型并行端口EPP（Enhanced ParallelPort）不但與傳統(tǒng)的標準并行端口（SPP）兼容，而且傳送速率可以達到500k～2Mbyte／s（相當于ISA總線的傳送速率），特別是EPP提供了硬件握手信號，為軟硬件設計提供了方便。因此，工業(yè)控制中基于EPP的應用日益廣泛。
一些諸如熱印頭，LED顯示驅動器等點陣控制器件，由于控制點數(shù)多，一般使用移位寄存器接收數(shù)據。若采用并行I／O口產生移位寄存器輸出數(shù)據和同步脈沖，通常需要多個I／O讀寫周期。這里介紹一種利用EPP并行端口擴展移位寄存器輸出接口的方案，可在一個I／O讀寫周期完成一個字節(jié)的輸出，達到高速傳送的效果。

2　EPP協(xié)議簡介

　　EPP協(xié)議是IEEE1284中規(guī)定的一種雙向傳送并行接口，它保持了與標準并行口（SPP）的兼容性。表1是SPP和EPP的引腳定義及其功能。

　　其中，引腳12、13、15 EPP未定義，用戶可以根據需要靈活使用。
　　EPP寄存器占用8個相鄰的I／O地址空間?；刂罚?～＋2與SPP相同，分別為SPP的數(shù)據寄存器、狀態(tài)寄存器和控制寄存器，對它們進行I／O操作不會產生EPP讀寫周期。基地址＋3為EPP地址口，基地址＋4為EPP數(shù)據口，對他們進行I／O操作就可以產生EPP地址或數(shù)據的讀寫周期。

　　EPP協(xié)議規(guī)定了四種數(shù)據傳送周期：寫數(shù)據周期、讀數(shù)據周期、寫地址周期、讀地址周期，圖1是EPP寫數(shù)據周期的時序。Wait是硬件握手信號，ISA讀寫周期開始后，若Wait為低，則表示可以開始EPP寫數(shù)據周期，這時Data Strobe（或AddressStrobe）變低，進入EPP寫數(shù)據周期（時刻3），然后等待Wait變高。當Wait變高時，表示可以結束EPP讀寫周期，Data Strobe（或Address Strobe）變高，結束EPP寫數(shù)據周期（時刻5），隨后ISA讀寫周期結束?？梢娨粋€數(shù)據或地址的傳送是在一個ISA周期內完成的，因而可以達到ISA的傳送速率。在EPP周期內，若推遲Wait變高，則可以延長EPP周期。使得計算機與外設在速度上能夠匹配。為防止系統(tǒng)在沒有外設時鎖死，EPP控制器設有看門狗，通常在ISA周期開始10μs后，若Wait沒有響應，控制器會結束I／O周期，并產生EPP超時錯誤，狀態(tài)寄存器的bit0（超時標志位）置位。

3　移位寄存器輸出接口的實現(xiàn)

　　本文提出的EPP并行口擴展移位寄存器輸出接口方案，主要用了Wait握手信號。在移位寄存器移位過程中，保持Wait信號為低，阻止EPP周期結束，使移位輸出在一個EPP周期內完成。另外使用一個計數(shù)器來控制移位寄存器移位，保證一個EPP周期內只發(fā)生8個移位動作，以防數(shù)據出錯。