數(shù)據(jù)轉(zhuǎn)換器充當現(xiàn)實模擬世界與數(shù)字世界之間的橋梁已有數(shù)十年的歷史。從占用多個機架空間并消耗大量電能(例如DATRAC 11位50kSPS真空管ADC的功耗為500W)的分立元件起步，數(shù)據(jù)轉(zhuǎn)換器現(xiàn)已蛻變?yōu)楦叨燃傻膯涡酒琁C。從第一款商用數(shù)據(jù)轉(zhuǎn)換器誕生以來，對更快數(shù)據(jù)速率的無止境需求驅(qū)動著數(shù)據(jù)轉(zhuǎn)換器不斷向前發(fā)展。ADC的最新化身是采樣速率達到GHz的RF采樣ADC。

　　早先的ADC設(shè)計使用的數(shù)字電路非常少，主要用于糾錯和數(shù)字驅(qū)動器。新一代GSPS(每秒千兆樣本)轉(zhuǎn)換器(也稱為RF采樣ADC)利用尖端65 nm CMOS技術(shù)實現(xiàn)，可以集成許多數(shù)字處理功能來增強ADC的性能。這樣，數(shù)據(jù)轉(zhuǎn)換器便從20世紀90年代中期和21世紀早期的大A (模擬)小D (數(shù)字)式ADC變身為現(xiàn)在的小A大D式ADC。

　　這并不意味著模擬電路及其性能已衰退，而是說數(shù)字電路的數(shù)量已大幅增加，與模擬性能互為補充。這些增加的特性使得ADC能夠在ADC芯片中快速執(zhí)行大量數(shù)字處理，分擔FPGA的一些數(shù)字處理負荷。這就為系統(tǒng)設(shè)計人員開啟了許多其它可能性?，F(xiàn)在，采用這些先進的新型GSPS ADC，系統(tǒng)設(shè)計人員針對各種各樣的平臺只需設(shè)計一種硬件，然后高效率地利用軟件重新配置該硬件，便可適應(yīng)新的應(yīng)用。

　　增強的高速數(shù)字處理

　　不斷縮小的CMOS工藝尺寸和先進的設(shè)計架構(gòu)相結(jié)合，意味著ADC終于也能利用數(shù)字處理技術(shù)來改善性能。該突破是在20世紀90年代早期實現(xiàn)的，自此之后，ADC設(shè)計人員再也沒有回頭。隨著硅工藝的改進(從0.5 μm、0.35 μm、0.18 μm到65 nm)，轉(zhuǎn)換速度也得到提高。但是，幾何尺寸縮小使得晶體管變小，雖然速度更快(因而帶寬更高)，但就模擬設(shè)計性能而言，某些特性變得略差，例如Gm (跨導(dǎo))。以前，這要通過增加更多校正邏輯來補償。然而，那時的硅仍很昂貴，導(dǎo)致ADC內(nèi)部的數(shù)字電路數(shù)量相對較少。圖1所示為一個實例的功能框圖。

　　圖1.集成極少數(shù)字糾錯邏輯的早期單芯片ADC

　　隨著硅技術(shù)發(fā)展到深亞微米尺寸(如65 nm)，數(shù)據(jù)轉(zhuǎn)換器除了內(nèi)核能夠跑得更快(1 GSPS或更高)以外，規(guī)模經(jīng)濟性還使其可以增加大量數(shù)字處理。這是再次審視后發(fā)現(xiàn)的一個突破性進展。通常，根據(jù)系統(tǒng)性能和成本要求，數(shù)字信號處理是由ASIC或FPGA處理。ASIC是專用電路，開發(fā)需要耗費大量資金。因此，設(shè)計人員通常會讓ASIC設(shè)計長期運行，以擴大ASIC開發(fā)的投資回報。FPGA比ASIC便宜，不需要巨額開發(fā)預(yù)算。然而，由于FPGA追求支持所有應(yīng)用，所以其信號處理能力會受到速度和功效的限制。這是可以理解的，因為它具備ASIC所不具備的靈活性和重新配置能力。圖2所示為一個具有可配置數(shù)字處理模塊的RF采樣ADC (也稱為GSPS ADC)的功能框圖。

　　圖2. 集成數(shù)字處理模塊的GSPS ADC

　　新一代GSPS ADC將徹底改變無線電設(shè)計，因為其為設(shè)計提供了極大的靈活性，下面將討論其中幾點。

　　· 高速數(shù)字處理

　　早先的無線電利用模擬混頻器和級聯(lián)數(shù)字下變頻器(DDC)的混合結(jié)構(gòu)來將信號降頻至基帶以供處理，這涉及到大量硬件(模擬混頻)和電源(模擬域和ASIC/FPGA中的DDC域)。新一代RF采樣ADC的出現(xiàn)，使得DDC可以在充斥定制數(shù)字邏輯的ADC內(nèi)部高速運行，這意味著處理的功效要高得多。

　　· 通過JESD204B提供I/O靈活性

　　新一代RF采樣ADC不僅具有GSPS采樣能力，而且拋棄了過時的LVDS輸出，轉(zhuǎn)而采用高速串行接口。新的JEDEC JESD204B規(guī)范允許數(shù)字輸出數(shù)據(jù)通過CML(電流模式邏輯)以每通道最高12.5 Gbps的高通道速率傳輸，這就提供了高水平的I/O靈活性。例如，ADC既可在全帶寬模式下工作并在多個通道上傳輸數(shù)字數(shù)據(jù)，也可使用其中一個可用DDC并在一個通道上傳輸抽取的/經(jīng)處理的數(shù)據(jù)，只要輸出通道速率低于每通道12.5 Gbps即可。

　　· 可擴展的硬件設(shè)計

　　在硬件設(shè)計方面，DDC的使用提供了更高的靈活性。系統(tǒng)設(shè)計人員現(xiàn)在可以凍結(jié)ADC和FPGA的硬件設(shè)計，然后只需進行細微的變更，重新配置系統(tǒng)便可適應(yīng)不同的帶寬，只要ADC能夠支持。例如，利用所提供的DDC，一個無線電既可設(shè)計為全帶寬ADC (RF采樣ADC)，也可設(shè)計為IF采樣ADC(中頻ADC)。唯一的系統(tǒng)變更將是在RF側(cè)，針對IF ADC可能需要增加極少的混頻。絕大部分變更將是在軟件中進行，配置ADC以支持新的帶寬。不過，ADC + FPGA硬件設(shè)計可以基本保持不變。這就形成了一個基準硬件設(shè)計，其可以適用于許多平臺，軟件要求是其唯一變數(shù)。

　　更多其他特性

　　深亞微米CMOS工藝帶來的高集成度開創(chuàng)了ADC的新時代——越來越多的特性被內(nèi)置于ADC中。其中包括支持高效AGC (自動增益控制)的快速檢測CMOS輸出，以及信號監(jiān)控(如峰值檢波器)。所有這些特性都有助于系統(tǒng)設(shè)計，減少外部器件，縮短設(shè)計時間。

　　通信接收機設(shè)計更加靈活

　　一個非常常見的ADC使用案例是通信接收機系統(tǒng)設(shè)計。圖3所示為較早一代無線電接收機的功能框圖。

　　圖3. 用于蜂窩無線電的寬帶數(shù)字接收機

　　GSM無線電接收機的一般規(guī)格要求ADC的噪聲頻譜密度(NSD)至少為153 dBFS/Hz或更佳。眾所周知，NSD與ADC的SNR存在如下關(guān)系：

　　NSD = SNR + 10 log10 (fs ÷ 2)

　　其中：

　　SNR的單位為dBFS

　　fs = ADC采樣速率

　　常規(guī)軟件無線電設(shè)計

　　在寬帶無線電應(yīng)用中，對高達50 MHz的頻段同時進行采樣和轉(zhuǎn)換并不是罕見的事。為了正確地對50 MHz頻段進行數(shù)字化，ADC將需要至少5倍的采樣帶寬，即至少約250 MHz。將這些數(shù)值代入上式，ADC達到–153 dBFS/Hz NSD要求所需的SNR約為72 dBFS。

　　圖4顯示了利用250 MSPS ADC對50 MHz頻段有效采樣所采用的頻率規(guī)劃。該圖還顯示了二次和三次諧波頻段的位置。

　　圖4. 采用250 MSPS ADC的50 MHz寬帶無線電的頻率規(guī)劃

　　ADC采樣的頻率都會落在ADC的第一奈奎斯特(DC –125 MHz)頻段。這種現(xiàn)象稱為混疊，因此這些頻率包括目標頻段、折回或混疊到第一奈奎斯特頻段的二次和三次諧波，如圖5所示，說明如下：

　　圖5. 顯示在第一奈奎斯特區(qū)中的可用頻段，含二次和三次諧波

　　除NSD規(guī)格外，GSM、LTE和LTE-A等蜂窩通信標準還對SFDR (無雜散動態(tài)范圍)有其它嚴格要求。這給前端設(shè)計帶來了很大壓力;對目標頻段中的信號進行采樣時，前端能夠衰減干擾信號。

　　注意，常規(guī)無線電前端設(shè)計的SFDR規(guī)格，即抗混疊濾波器要求很難達到。滿足SFDR要求的最佳抗混疊濾波器(AAF)解決方案是采用帶通濾波器。通常，此類帶通濾波器為五階或更高階。一款可以滿足此類應(yīng)用的SNR (或NSD)和SFDR要求的合適ADC是16位250 MSPS模數(shù)轉(zhuǎn)換器AD9467，采用AD9467的蜂窩無線電應(yīng)用前端設(shè)計將類似圖6所示。

　　圖6. 包括放大器、抗混疊濾波器和250 MSPS ADC的前端設(shè)計