2.4 MODEM控制器模塊

在UART中，MODEM控制器模塊的作用是用來和外部的調(diào)制解調(diào)器或者其他的UART設(shè)備進(jìn)行通信，它主要通過MODEM控制器和MODEM狀態(tài)寄存器來進(jìn)行具體操作。MODEM控制器用來控制DTRn(Data Terminal Ready)和RTSn(Request To Send)的輸出狀態(tài)。DCDn(Data Carrier Detect)、CTSn(ClearTo Send)、DSRn(Data Set Ready)和RIn(Ring Indieator)的線性狀態(tài)由MODEM控制模塊來監(jiān)控，同時(shí)存儲(chǔ)于MODEM狀態(tài)寄存器中。

3 基于UART的FPGA設(shè)計(jì)驗(yàn)證方法

對(duì)于大多數(shù)FPGA設(shè)計(jì)來講，UART也可以作為設(shè)計(jì)模塊與PC的接口嵌入到FPGA芯片當(dāng)中，通過RS 232接口連接到計(jì)算機(jī)，使用相關(guān)的串口調(diào)試軟件即可在計(jì)算機(jī)上對(duì)FPGA進(jìn)行數(shù)據(jù)的輸入，并且在顯示器上直接觀察到其輸出的結(jié)果，這樣就衍生出一種針對(duì)FPGA設(shè)計(jì)功能驗(yàn)證的直觀有效的方法，即基于UART與串口調(diào)試軟件的功能驗(yàn)證方法。該方法的關(guān)鍵在于如何將UART嵌入待驗(yàn)證的模塊，本文以卷積編碼加交織模塊為例，詳細(xì)介紹其與UART的連接方法，連接示意圖如圖3所示。

在本方案中，每次實(shí)驗(yàn)由鍵盤輸入26 b數(shù)據(jù)，通過串口調(diào)試軟件和UART發(fā)送到FPGA芯片，經(jīng)碼率為1／2的卷積編碼后得到52 b數(shù)據(jù)進(jìn)行交織，交織后的數(shù)據(jù)分為4 b一組送到UART發(fā)送模塊，經(jīng)UART通過串口發(fā)送到計(jì)算機(jī)上，最終在屏幕上看到編碼和交織的結(jié)果。

卷積編碼模塊采用Xilinx的IP核實(shí)現(xiàn)，該模塊要求串行輸入，而UART接收模塊的輸出為8位并行數(shù)據(jù)，故在他們之間加上并串轉(zhuǎn)換模塊。隨著每一次并行數(shù)據(jù)的寫入，并串轉(zhuǎn)換模塊會(huì)接收到一個(gè)寫入的指示信號(hào)，同時(shí)開始順序輸出8位串行數(shù)據(jù)到卷積編碼模塊。卷積編碼器的輸出是2位并行數(shù)據(jù)，由于先前的接收模塊及串并轉(zhuǎn)換模塊每次處理8 b數(shù)據(jù)的關(guān)系，故可以認(rèn)為卷積編碼器每次連續(xù)輸出8個(gè)2位并行數(shù)據(jù)，而我們的系統(tǒng)要求每26個(gè)輸入比特進(jìn)行一次卷積編碼和交織，所以在編碼和交織之間連接一個(gè)FIFO作為數(shù)據(jù)緩沖，累計(jì)到26 b數(shù)據(jù)后輸出一次，同時(shí)設(shè)置其輸入為2 b并行，輸出為串行，即實(shí)現(xiàn)了并串轉(zhuǎn)換的功能，滿足了交織器串行數(shù)據(jù)輸入的要求。最后發(fā)送回計(jì)算機(jī)的數(shù)據(jù)為52 b，所以對(duì)UART發(fā)送模塊作了簡(jiǎn)單的修改，使其每次發(fā)送4 b數(shù)據(jù)，這樣就可以將52 b分13次發(fā)完，同時(shí)為了實(shí)現(xiàn)交織器輸出的連續(xù)數(shù)據(jù)與UART的銜接，我們?cè)诖颂幵偌右粋€(gè)FIFO作為緩沖以及串并轉(zhuǎn)換，將輸入的串行數(shù)據(jù)變?yōu)? b并行數(shù)據(jù)逐次發(fā)送。

這些模塊的工作都由一些控制信號(hào)來指示，所以本例中采用了一個(gè)自己編寫的控制信號(hào)模塊來生成這些指示信號(hào)，比如每次UART接收到數(shù)據(jù)后即產(chǎn)生一個(gè)寫入信號(hào)指示串并轉(zhuǎn)換模塊開始工作，同時(shí)在其輸出有效時(shí)產(chǎn)生信號(hào)告訴編碼器開始工作；同理，兩個(gè)FIFO何時(shí)接收數(shù)據(jù)、何時(shí)輸出數(shù)據(jù)以及交織器何時(shí)工作都受該模塊產(chǎn)生的信號(hào)控制，這樣，就能夠保證多個(gè)模塊協(xié)調(diào)統(tǒng)一的工作。

將輸入數(shù)據(jù)1101 0101 0101 1101 0111 1111 011001通過計(jì)算機(jī)發(fā)送到UART，按照每幀8 b的要求將該26 b的數(shù)據(jù)補(bǔ)0至32位，得到數(shù)據(jù)1101 0101 01011101 0111 1111 0110 0100 0000，轉(zhuǎn)換成16進(jìn)制為D55D7F40，寫入FPGA進(jìn)行編碼交織再經(jīng)由UART傳回計(jì)算機(jī)得數(shù)據(jù)0D 0E 06 0B 00 0C 0C 09 03 0C 040C 0D，如圖4所示。每8位數(shù)據(jù)取后4位得D E 6 B 0C C 9 3 C 4 C D，轉(zhuǎn)換為二進(jìn)制得1101 1110 0110 10110000 1100 1100 1001 0011 1100 0100 1100 1101。通過Matlab進(jìn)行理論驗(yàn)證，確為我們采用的(2，1，7)卷積編碼(171，133)再經(jīng)交織后得到的輸出。同時(shí)該實(shí)驗(yàn)也驗(yàn)證了UART在實(shí)際應(yīng)用中的效果。

4 結(jié) 語

使用FPGA實(shí)現(xiàn)UART模塊的功能，可以減小系統(tǒng)面積，降低功耗，同時(shí)使得設(shè)計(jì)更加緊湊和穩(wěn)定。本文使用VHDL語言在Xilinx公司FPGA芯片Vertax II Pro上實(shí)現(xiàn)了標(biāo)準(zhǔn)UART模塊并加以驗(yàn)證，在某些具體應(yīng)用中，也可以將本實(shí)現(xiàn)中的發(fā)送和接收模塊單獨(dú)使用，進(jìn)一步體現(xiàn)了FPGA設(shè)計(jì)的靈活性。此外，本設(shè)計(jì)的驗(yàn)證方案也能夠用來驗(yàn)證FPGA設(shè)計(jì)的功能，只要將UART集成在需要驗(yàn)證的模塊上，就可以通過連接開發(fā)系統(tǒng)與計(jì)算機(jī)，在PC終端方便地觀察系統(tǒng)的輸入和輸出，為FPGA設(shè)計(jì)的功能驗(yàn)證提出了新的方法。