2 軟件設(shè)計(jì)和編寫

　　2.1 主控電路CPLD芯片設(shè)計(jì)與調(diào)試

　　主控電路的功能是讀取雙口RAM中的數(shù)據(jù)并通過譯碼邏輯電路將數(shù)據(jù)顯示在LED點(diǎn)陣顯示屏的特定位置上。因?yàn)橹挥玫絾纹瑱C(jī)的一部分功能，所以使用CPLD芯片將MCU中的總線讀控制器及其外圍譯碼邏輯電路集成在一起。如若采用傳統(tǒng)方案，就必須采用多片芯片；而使用CPLD后，只用一片芯片就可以實(shí)現(xiàn)所要的功能?？偩€讀控制器是產(chǎn)生時序的電路，需根據(jù)存儲器的讀時序進(jìn)行設(shè)計(jì)，只有保證正確的時序才能讀出數(shù)據(jù)。雙口RAM的讀寫時序和普通RAM的讀寫時序基本相同，如圖5所示。在片選信號從高變低之前必須輸出地址信號給雙口RAM，然后再用讀信號去控制

　　復(fù)雜的時序電路用硬件描述語言描述，一般是用有限狀態(tài)機(jī)來描述。

有限狀態(tài)機(jī)是時序電路通用模型，任何時序電路都可以表示成有限狀態(tài)機(jī)。從本質(zhì)上講，有限狀態(tài)機(jī)是由寄存器與組合邏輯構(gòu)成的時序電路，各個狀態(tài)之間的轉(zhuǎn)移總是在時鐘的觸發(fā)下進(jìn)行的。針對圖5所示的讀時序，可列出如圖6所示的各種狀態(tài)的轉(zhuǎn)換圖。用Verilog HDL語言描述時可用帶有always語句的case語句建模，狀態(tài)信息存儲在寄存器中，case語句的多個分支包含每個狀態(tài)的行為。在這里將讀時序分為S0、S1、S2、S3四個狀態(tài)，其工作方式如下：

　　步驟S0 在RAM的片選CE使能之前輸出地址；

　　步驟S1 選中RAM，輸出讀信號；

　　步驟S2 行計(jì)數(shù)器輸出，讀出RAM的數(shù)據(jù)并反相輸出；

　　步驟S3 片選禁止，讀禁止，地址計(jì)數(shù)器加1。