IGLOO的內(nèi)核可以支持1.2 V或1.5 V供電，1.2 V的內(nèi)核電壓比1.5 V的內(nèi)核電壓可以節(jié)省36%的動態(tài)功耗。可由式（1）推導出來，動態(tài)功耗與內(nèi)核電壓的平方成正比，所以1.2 V的IGLOO系統(tǒng)比1.5 V內(nèi)核電壓的系統(tǒng)可以節(jié)省更多的功耗。

（3） 低功耗的Flash*Freeze模式

　　IGLOO具有一種獨特的Flash*Freeze模式。在這種模式下可以讓FPGA進入睡眠狀態(tài)。在這種模式下最低的功耗可達2 μW（IGLOO的Nano系列），并且能夠保存RAM和寄存器的狀態(tài)。進入和退出這種模式只需要通過FPGA的Flash*Freeze引腳控制即可，進入和退出只需要1 μs，非常方便。

（4） 具有低功耗布局布線工具

　　Actel提供免費的開發(fā)環(huán)境——Libero，并充分考慮了低功耗的設計，在軟件中增加了功耗驅(qū)動的布局布線。在該方式的驅(qū)動下，軟件自動以最低功耗的方式來布局并走線，類似于PCB繪制時的布局與走線。其中影響最大的是時鐘的走線，因為在大部分的設計中時鐘對功耗起了關(guān)鍵性的影響。經(jīng)過功耗驅(qū)動的布局布線以后，時鐘走線變得更有規(guī)則，連線也盡量短，從而大大降低了功耗，通過該方式最多可以節(jié)省30%的功耗。

　　另外，在Libero軟件內(nèi)部集成的Modelsim仿真軟件中，提供了功率估算工具。它用于分析實際器件利用率，并結(jié)合實際的適配后仿真數(shù)據(jù)，給出實際功耗數(shù)據(jù)，可以在完全不接觸芯片的情況下分析設計改變對總功耗的影響。

3 小結(jié)

　　通過上面的分析,了解了FPGA功率損耗的相關(guān)原理和影響功耗的相關(guān)因素。設計者通過優(yōu)化自己的設計和注意某些具體情況,可以在FPGA設計中實現(xiàn)低功耗。通過一款具體的FPGA產(chǎn)品了解其低功耗的解決方式，為設計提供了指導。FPGA均可在相應的操作環(huán)境下進行仿真，從而了解功耗的具體使用情況，針對相應的情況進行修改。另外，還可采用優(yōu)化的算法來減少多余和無意義的開關(guān)活動，來實現(xiàn)低功耗的解決方案。

參考文獻

[1] Degalahal Vijay, Tuan Tim. Methodology for High Level Estimation of FPGA Power Consumption: Proceedings of the 2005 conference on Asia South Pacific design automation［C］, 2005.

[2] 王誠,等.Altera FPGA/CPLD設計基礎篇 [M].北京:人民郵電出版社,2005.

[3] 熊磊.FPGA設計中功率損耗的研究[J].信息技術(shù),2008(10):82.

[4] Yang Arthur.降低FPGA功耗的設計技巧和ISE功能分析工具[OL].[2009531].

[5] 劉明章.基于FPGA的嵌入式系統(tǒng)設計[M].北京：國防工業(yè)大學出版社,2007:26.

[6] 周立功.最低功耗的高門密度可重編程FPGA解決方案[EB/OL].[20091027].