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FPGA攻略之Testbench篇

作者:zhuwei0710 時間:2013-10-28 來源:電子產(chǎn)品世界 收藏

  上述兩種代碼的目的基本都是延時復位,但一個,一個同步復位,用途不同,小朱同學一般使用。

本文引用地址:http://www.bjwjmy.cn/article/184677.htm

  最后“判斷被測試設計的輸出相應是否滿足設計要求”。首先介紹最常用的兩個系統(tǒng)任務函數(shù)$stop和$finish。$stop代表暫停仿真后返回軟件操作主窗口,將控制權交給user;$finish代表終止仿真后關閉軟件操作主窗口。其他任務函數(shù)如$monitor、$display 、$time、$fwrite等也比較重要,用到的時候再一一介紹。為直觀介紹,使用一個例程來描述,下面是加法器的RTL代碼及

  注意了clk、rst_n后,其他端口根據(jù)需要相應加測試信號即可,然后把RTL代碼及添加到Modelsim仿真觀察輸出波形等,以驗證RTL代碼的正確與否,若與預期相符則驗證結束,反之則修改代碼至與預期相符。

  好了,就寫到這里,但沒有結束,實踐是檢驗真理的唯一標準,下一篇將結合Modelsim,以可視化的方式繼續(xù)探討Testbench,深入了解仿真的意義。

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