在四個連續(xù)的時鐘周期內(nèi)，來自推理機的隸屬度和規(guī)則序列按順序傳送，而不是在一個周期內(nèi)并行傳輸，這樣可減少FPGA中的資源消耗。

2 聯(lián)合仿真及結(jié)果
將設(shè)計的文件加載到FPGA器件之前，為了驗證設(shè)計的正確性，必須進行全面充分的功能和時序仿真。功能仿真一般對大型設(shè)計的前期代碼進行驗證，通常使用Mentor公司的Modelsim來進行；時序仿真使用QuartusⅡ或Modelsim軟件均可。模糊PID控制器的設(shè)計較小，省略了功能仿真步驟，直接進行時序仿真。
在設(shè)計中采用Matlab與QuartusⅡ聯(lián)合仿真，不僅能夠提高設(shè)計效率，而且大大增強了QuartusⅡ的仿真功能。下面介紹仿真的過程和方法。
*．vec文件是QuartusⅡ與Matlab聯(lián)合仿真時需要Matlab提供的文件。*．vwf和*．vec格式的文件是QuartusⅡ仿真軟件中時序仿真中常用的兩種文件格式。前者是在QuartusⅡ中通過波形編輯器生成的，主要用于輸入簡單數(shù)據(jù)，當輸入較為復(fù)雜數(shù)據(jù)時，用波形輸入的方法難以實現(xiàn)，仿真效果較差。后者是按一定仿真格式要求的文本文件輸入方式，只要滿足QuartusⅡ?qū)Ψ抡嫖募母袷揭螅梢岳萌魏挝谋揪庉嬈鳟a(chǎn)生。為了加強數(shù)據(jù)生成處理能力，這里選用Matlab軟件生成*．vec文件。*．vec文件格式及其格式說明如下：


按以上格式要求，在Matlab中將輸入數(shù)據(jù)以文件的形式輸出并將其保存為*．vec格式。