圖3 DSP與CPLD的控制框圖

　　CPLD接入DSP的時(shí)鐘CLK,以實(shí)現(xiàn)時(shí)鐘一致,dt0,dt1,dt2,dt3為DSP的四根地址線,用來選通CPLD中十二路PWM脈沖發(fā)生器的一路,int為中斷信號(hào),每隔四分之一個(gè)載波周期Tc發(fā)一次,we為DSP的寫信號(hào),只有當(dāng)we與csn(n=1～12)同時(shí)為低電平時(shí)Data才能寫入影子寄存器,其中csn為四根地址線譯碼后的輸出,如圖4所示。

　　圖4 PWM發(fā)生器原理圖

　　顯然,同一相的八個(gè)開關(guān)管只需四路載波,而處于三相同一位置的開關(guān)管其載波相同,故可共用一個(gè)基準(zhǔn)計(jì)數(shù)器。下面就圖4介紹PWM發(fā)生器的原理。圖4中的基準(zhǔn)計(jì)數(shù)器為一加減計(jì)數(shù)器,其計(jì)數(shù)總值為一個(gè)載波周期TC,而比較寄存器中為脈寬值,當(dāng)基準(zhǔn)計(jì)數(shù)器計(jì)數(shù)的值與比較寄存器相等時(shí),比較器輸出產(chǎn)生電平翻轉(zhuǎn),每當(dāng)基準(zhǔn)計(jì)數(shù)器計(jì)數(shù)到零時(shí),產(chǎn)生一個(gè)使能信號(hào)把影子寄存器中的脈寬值送入比較寄存器。由比較器輸出的原始PWM波經(jīng)死區(qū)發(fā)生器后產(chǎn)生上下橋臂互補(bǔ)的兩路PWM波。

　　4 VerilogHDL設(shè)計(jì)與仿真

　　根據(jù)圖4的原理圖,應(yīng)用VerilogHDL硬件描述語言進(jìn)行設(shè)計(jì)。本文選用Altera公司的EPF10K30A系列的CPLD,通過MAX+PLUSⅡ軟件仿真,圖5所示為A相8路PWM驅(qū)動(dòng)信號(hào)。波型表明,同一橋臂上下兩路信號(hào)在邏輯上滿足互補(bǔ)關(guān)系,并有一定的死區(qū)時(shí)間,實(shí)現(xiàn)“先斷后通”,不同橋臂之間的相位正確。

　　圖5 A相PWM仿真波形圖

　　圖6為根據(jù)上述原理,利用MATLAB/SIMULINK仿真的相電壓五電平波形,其中調(diào)制比為0.9,載波比為32。

　　圖6 相電壓五電平仿真波形

　　5 結(jié)束語

　　級(jí)聯(lián)型多電平變頻器其PWM驅(qū)動(dòng)信號(hào)很難由單一的DSP或單片機(jī)完成。本文設(shè)計(jì)的由DSP與CPLD構(gòu)成的PWM脈沖發(fā)生器較好的解決了這一問題,在級(jí)聯(lián)型多電平變頻器中有比較好的應(yīng)用前景。