累加器采用BCD碼全加器。如要實現(xiàn)六位小數(shù)分頻,每級累加器需三個八位鎖存器和六個BCD碼全加器。為了使電路設(shè)計相對簡單,調(diào)制器部分采用吞脈沖技術(shù)。在采用三級累加器的情況下(參見圖2),分頻比最小時為N-3(第二級累加器-1有效,第三級累加器-2有效),最大時為N+4(圖中三級累加器+1均有效)。因為是采用吞脈沖技術(shù)(不能添加脈沖),即在分頻比為N-3時吞掉的脈沖最少。因此,在累加器全無溢出的情況下(分頻比為N),應(yīng)吞掉三個以上的脈沖,而這本不應(yīng)吞掉的脈沖在整數(shù)分頻部分予以添加。本設(shè)計采用無溢出時吞4個脈沖的方法,在三級調(diào)制器中的累加器的所有輸出情況下會吞掉1～8個脈沖。整數(shù)分頻計數(shù)器實際計數(shù)溢出值比分頻值小4,以添加本不應(yīng)吞掉的4個脈沖。

　　3 ∑-Δ調(diào)制器的FPGA實現(xiàn)

　　FPGA是80年代中期出現(xiàn)的高密度可編程邏輯器伯。FPGA及其系統(tǒng)軟件是開發(fā)數(shù)字集成電路的最新技術(shù),它利用計算機(jī)輔助設(shè)計,以電路原理圖、高級語言、狀態(tài)機(jī)等形式輸入設(shè)計邏輯;它提供功能模擬、定時模擬等模擬手段,在功能模式、定時模擬都滿足要求后,經(jīng)過一系列的變換,將輸入邏輯轉(zhuǎn)換成FPGA器件的編程文件,以實現(xiàn)專用集成電路。

　　上述∑-Δ調(diào)制器采用三級累加器,實現(xiàn)六位小數(shù)分頻。采用74系列的電路,需要約60片左右的集成芯片,電路板尺寸比較大,電路調(diào)試麻煩,可靠性差,很難推廣使用和形成產(chǎn)品。將∑-Δ調(diào)制器用FPGA器件來實現(xiàn),不但電路體積大大縮小,而且可靠性大大提高。使用FPGA器件的另一個好處是,可將同一系統(tǒng)中的其它數(shù)字電路納入其中進(jìn)一步縮小體積。

　　本設(shè)計的軟件環(huán)境為Xilinx公司Foundation Serials 1.5i。采用原理圖輸入的設(shè)計方法,將復(fù)雜的原理圖分塊放在同一設(shè)計項目中,輸入完畢后進(jìn)行功能模擬,確認(rèn)功能正確以后,對原理圖進(jìn)行編譯并進(jìn)行FPGA器件內(nèi)部的布局布線,同時生成定時模擬數(shù)據(jù)文件。功能模擬主要是驗證三級∑-Δ調(diào)制器的功能是否正確,判斷的依據(jù)是看其是否可實現(xiàn)吞掉1～8個脈沖。圖4是功能模擬的部分波形圖,采用XC3064A-7-PC84芯片對設(shè)計進(jìn)行布局布線,結(jié)果使用資源情況為CLB86%、IOB 27%、GCLK被使用。最高工作頻率為4MHz。定時模擬能夠保證功能正確。

　　在本設(shè)計中,將整數(shù)分頻電路、吞脈沖電路均做在FPGA器件之中,進(jìn)一步減小了電路板尺寸。