多年來，數字信號處理器 (DSP) 設計人員一直在應付這樣一項艱難的工作：提供占用空間小的高性能芯片，而且要不影響靈活性和軟件的可編程能力。

由于新的應用程序發(fā)展速度驚人，提供的 DSP 必須在功率、性能和使用壽命上跟上這種速度，應對當前面臨的挑戰(zhàn)，并準備好應對未來的應用。這些高性能多核心 DSP被越來越多地應用在電信接入、改進數據率GSM服務(EDGE)和基礎設施設備領域，用來處理語音、視頻和無線電信號。

以前，電信設備制造商使用專用的 ASIC 或 DSP-ASIC 組合來達到自己的目標?，F(xiàn)在，這些新的 DSP 可以替代那些繁瑣的解決方案;如果足夠強大，它們還可以實現(xiàn)以前的解決方案所無法實現(xiàn)的靈活性。對于那些必須在網絡部署中持續(xù)使用多年的接入和基礎設施設備，而言, 這些靈活的解決方案是大有裨益的。假如這些類型的設備和應用程序的使用壽命得到延長，那么，成功的關鍵就是靈活性、適應性和現(xiàn)場可編程性。

在目前的技術條件下，ASIC 在靈活性或現(xiàn)場可編程性方面不如 DSP，但 DSP 的能耗較大，這讓芯片設計人員左右為難。不過，還是有希望：新一代的多核心 DSP 可以同時做到高性能和高能效。做到這點的技術是存在的，但必須先解決“功率耗散”(功率極限)問題。

功率極限

目前，芯片功率耗散的源頭有兩個：以泄漏形式出現(xiàn)的靜態(tài)現(xiàn)象;以開關運算形式出現(xiàn)的動態(tài)現(xiàn)象。在采用 90 納米和以下工藝的 CMOS 技術中，這種功率耗散現(xiàn)象最為明顯。但是，新一代的 DSP 設計不僅能減輕和避開這種功率極限，而且實際上可以提高基礎設施、接入和 EDGE 設備的處理能力，同時限制功率消耗和熱量耗散。

部分特定CMOS 技術下的能耗界定的關鍵度量指標:

•電源電壓

•門開關速度

•門輸入電容

•門功耗

•每個 MAC 運算消耗的能源

研究表明，同等功能(如 MAC 單元)的功率密度(即單位面積的功率)在 0.13 微米(含)以上的芯片中相當穩(wěn)定。但是，到達 90 納米時，這個指標會突然升高。

Power/Area versus Silicon Technology

功率/面積與硅技術

Power crisis at 90 nm and below

90 納米及以下工藝的功率極限

um

微米

nm

納米

在采用 0.13 微米技術以前，DSP 設計能夠在提高性能的同時降低功率，從而可以在單個芯片中植入更多的電路。這主要是通過減小尺寸并降低電壓實現(xiàn)的。采用了 90 納米技術后，所有這一切就都行不通了。

現(xiàn)在面臨的是以性能換功能的問題，這是設備制造商所不愿遇到的情況：在一個芯片中植入更多電路但降低性能，或者減少電路數以減少功能。

由于“功率極限”的情形繼續(xù)存在，設計人員一直在通過增加功耗來獲得性能和功能方面的優(yōu)勢。但是，這會帶來一種新的風險：達到熱量耗散的極限。所產生的問題可能已經在當前市場上最新一代的通用多核心 DSP 中出現(xiàn)。

零-和博弈：靜態(tài)能效

因為性能是基礎設施、接入和 EDGE 應用的主要目標，因此設計人員一般并不關心零待機功率問題。因此，通常采用通用硅工藝來優(yōu)化性能，而不會選擇低泄漏的硅。選擇低泄漏的硅可以降低待機功率，但也會降低速度和性能。

這就要求有選擇地使用晶體管。

在使用電池的設備中，高電壓閾值 (HVT) 可能是最佳的;但在基礎設施應用中，首選的是標準電壓閾值 (SVT) 技術。

例如，假如某個設計使用 HVT 邏輯運算，并且電源電壓為 1.2V，則將連續(xù)產生 20mW 的泄漏功率。如果以最大容量運算，則將消耗 1W 的動態(tài)功率。

使用 SVT 邏輯運算的相同設計在電源電壓為 1.0V 時可以實現(xiàn)幾乎相同性能，產生的泄漏功率多出 4 倍 (100mW)，但動態(tài)消耗的功率只有 694mW (1.02 /1.22 = 0.694)。

因此，泄漏較高的 SVT 設計消耗的總功率只有 790mW，而相比之下，HVT 設計的消耗總功率為 1.02W。前者比后者節(jié)能 23%。

HVT 設計和 SVT 設計的功耗比較

An unused module can be disabled anytime using an enable signal. Associated logic and clock trees contained in a disabled module will therefore stop consuming power.

可以使用激活信號隨時禁用未使用的模塊。被禁用的模塊中包含的相關邏輯和時鐘樹會因此停止消耗能量。

An unused module can be disabled anytime using an enable signal. Associated logic and clock trees contained in a disabled module will therefore stop consuming power.

可以使用激活信號隨時禁用未使用的模塊。被禁用的模塊中包含的相關邏輯和時鐘樹會因此停止消耗能量。

module0 is enabled

module0 已激活

module1 is enabled

module1 已激活

module2 is disabled

module2 被禁用

mclk is grounded

mclk 接地

MODULE0 (array of gates and flip-flops)

MODULE0(門和觸發(fā)器陣列)

MODULE1 (array of gates and flip-flops)

MODULE1(門和觸發(fā)器陣列)

MODULE2 (array of gates and flip-flops)

MODULE2(門和觸發(fā)器陣列)

性能

兩種設計實現(xiàn)的性能相同。

盡管與人們預料的情況相反，這一示例表明，使用較高泄漏的 SVT 邏輯與使用低泄漏的 HVT 邏輯相比，可以在總體上節(jié)能，這是因為后者電路中的開關活動量很大。對于乘法和累加 (MAC) 電路，這種設計特別有用;但如果用在低活動因素的電路(如 RAM 電路或測試電路)上，則會出現(xiàn)相反的結果。因此，SVT 邏輯適用于基礎設施中“始終打開”的設備。

動態(tài)化：能效優(yōu)化

時鐘樹和邏輯切換都會導致動態(tài)能耗，必須在新一代多核心 DSP 中進行處理。通過不斷優(yōu)化這兩種耗能因素的設計，可以極大地改進能效指標。