• （1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；
• （2）通過實驗理解基本邏輯門電路；
• （3）學習用Verilog HDL數(shù)據流級描述基本門電路。

設計一個4變量多數(shù)表決器，在4個輸入中A代表2，B、C、D分別代表1，當輸入數(shù)值大于或等于3時，輸出為高電平，否則，輸出為低電平。

4變量多數(shù)表決器，可以理解為四人投票，將所投的票數(shù)加起來，若大于等于3票，則投票通過。注意：每個人的票數(shù)不同。由此可得到如下表1-5所示的真值表。定義四個輸入A,B,C,D和一個輸出Y。則他們的關系寫成邏輯表達式經化簡可得到：

Y=AB+AD+AC+BCD

4變量多數(shù)表決器程序清單voter4.v

   module voter4    (
      input wire a,           //定義輸入的低位進位及兩個加數(shù)a、b、c、d
      input wire b,
      input wire c,
      input wire d,
      output wire led        //定義顯示輸出結果的led
    );
     assign led = (a&b)|(a&c)|(a&d)|(b&c&d);    //根據邏輯表達式賦值
  endmodule

1. 打開Lattice Diamond，建立工程。
2. 新建Verilog HDL設計文件，并鍵入設計代碼。
3. 綜合并分配管腳，將輸入信號a、b、c、d分配至撥碼開關，將輸出信號led分配至板卡上的LED。a/M7,b/M8,c/M9,,d/M10,led/N13
4. 構建并輸出編程文件，燒寫至FPGA的Flash之中。
5. 按下對應按鍵/撥動撥碼開關，觀察輸出結果。