vhdl 文章最新資訊

SDH中E1接口數(shù)字分接復(fù)用器的VHDL設(shè)計及FPGA實現(xiàn)

摘要：介紹了SDH系統(tǒng)中的接口電路――數(shù)字分接復(fù)用器的VHDL設(shè)計及FPGA實現(xiàn)。該分接復(fù)用器電路用純數(shù)字同步方式實現(xiàn)，可完成SDH系統(tǒng)接口電路中7路（可擴展為N路）E1數(shù)據(jù)流的分接和復(fù)用。該設(shè)計顯示了用高級硬件描述語
關(guān)鍵字： FPGA VHDL SDH 接口

用VHDL實現(xiàn)的有線電視機頂盒信源發(fā)生方案

VHDL是隨著可編輯邏輯器件（PLD）的發(fā)展而發(fā)展起來的一種硬件描述語言。它是1980年美國國防部VHSIC（超高速集...
關(guān)鍵字： PLD VHDL 機頂盒信源

使用用CPLD和Flash實現(xiàn)FPGA的配置

電子設(shè)計自動化EDA(ElectronicDesignAutomation)是指以計算機為工作平臺，以EDA軟件為開發(fā)環(huán)境，以硬件描...
關(guān)鍵字： CPLD FPGA Flash RAM EDA VHDL

VHDL語言實現(xiàn)的幀同步算法

數(shù)字通信網(wǎng)中，幀同步是同步復(fù)接設(shè)備中最重要的部分，他包括幀同步碼的產(chǎn)生和幀同步碼的識別，其中接收端的幀同步識別電路的結(jié)構(gòu)對同步性能的影響是主要的。

1 工作原理

實現(xiàn)幀同步的基本方法是在發(fā)送端預(yù)先規(guī)
關(guān)鍵字：算法同步實現(xiàn) 語言 VHDL

基于VHDL的線性分組碼編譯碼器的研究設(shè)計

在通信系統(tǒng)中，由于信道存在大量的噪聲和干擾，使得經(jīng)信道傳輸后的接收碼與發(fā)送碼之間存在差異，出現(xiàn)誤碼。在...
關(guān)鍵字： VHDL 編譯碼器線性分組碼

基于VHDL語言的99小時定時器設(shè)計及實現(xiàn)

0引言傳統(tǒng)的定時器硬件連接比較復(fù)雜，可靠性差，而且計時時間短，難以滿足需要。本設(shè)計采用可編程芯片...
關(guān)鍵字： FPGA VHDL 定時器 EP1C6Q240C8

基于VHDL的線性分組碼編譯碼器設(shè)計

數(shù)字信號在傳輸過程中受到干擾的影響，降低了其傳輸?shù)目煽啃?，線性分組碼作為一種常用的信道編碼，在通信傳輸系統(tǒng)中應(yīng)用廣泛。在對線性分組碼的編譯碼規(guī)則研究基礎(chǔ)上，討論了生成矩陣、監(jiān)督矩陣與錯誤圖樣集之間的關(guān)系，在Max+PlusⅡ開發(fā)環(huán)境中，用VHDL語言設(shè)計線性分組碼編譯碼器，對其各項設(shè)計功能進行了仿真和驗證。結(jié)果表明，該設(shè)計正確，其功能符合線性分組碼編譯碼器的要求。
關(guān)鍵字： VHDL 線性分組碼編譯碼器

采用EP1C6Q240C8和VHDL的定時器的設(shè)計

本設(shè)計采用可編程芯片和VHDL語言進行軟硬件設(shè)計，不但可使硬件大為簡化，而且穩(wěn)定性也有明顯提高。由于可編程芯片的頻率精度可達到50 MHz，因而計時精度很高。本設(shè)計采用逐位設(shè)定預(yù)置時間，其最長時間設(shè)定可長達99小
關(guān)鍵字： 240C Q240 VHDL 240

基于VHDL語言的交通燈控制器設(shè)計及仿真結(jié)果

應(yīng)用VHDL語言設(shè)計數(shù)字系統(tǒng)，大部分設(shè)計工作可在計算機上完成，從而縮短系統(tǒng)開發(fā)時間，提高工作效率。下面介紹...
關(guān)鍵字： VHDL 交通燈控制器

用EDA設(shè)計全數(shù)字三相昌閘管觸發(fā)器IP軟核

IP(IntellectualPropcrty)就是常說的知識產(chǎn)權(quán)。美國Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為用于ASIC...
關(guān)鍵字： IP核晶閘管 EDA VHDL

VHDL設(shè)計的串口通信程序

VHDL設(shè)計的串口通信程序,本模塊的功能是驗證實現(xiàn)和PC機進行基本的串口通信的功能。需要在
PC機上安裝一個串口調(diào)試工具來驗證程序的功能。
程序?qū)崿F(xiàn)了一個收發(fā)一幀10個bit（即無奇偶校驗位）的串口控
制器，10個bit是1位起始位，8個數(shù)據(jù)位
關(guān)鍵字：程序通信串口設(shè)計 VHDL

一種基于Petri網(wǎng)的并行控制器的VHDL實現(xiàn)

摘要：Petri網(wǎng)是離散事件系統(tǒng)建模的重要工具，本文使用硬件描述語言VHDL實現(xiàn)了基于Petri網(wǎng)的并行控制器...
關(guān)鍵字： VHDL FPGA Petri 并行控制器

基于VHDL的99小時定時器設(shè)計及實現(xiàn)

傳統(tǒng)的定時器硬件連接比較復(fù)雜，可靠性差，而且計時時間短，難以滿足需要。本設(shè)計采用可編程芯片和VHDL語言進行軟硬件設(shè)計，不但可使硬件大為簡化，而且穩(wěn)定性也有明顯提高。由于可編程芯片的頻率精度可達到50 MHz，因而計時精度很高。本設(shè)計采用逐位設(shè)定預(yù)置時間，其最長時間設(shè)定可長達99小時59分59秒。完全可以滿足用戶的需要，使用也更為方便。
關(guān)鍵字： VHDL 定時器

VHDL語言為核心的EDA技術(shù)在醫(yī)學(xué)中的應(yīng)用

在此將VHDL語言設(shè)計的計數(shù)器應(yīng)用于脈搏測量，精確的計量出脈搏跳動，并通過數(shù)碼管直觀地表示出來。顯示出VHDL語言設(shè)計數(shù)字系統(tǒng)與醫(yī)學(xué)的緊密聯(lián)系及其在醫(yī)療實踐中的巨大應(yīng)用前景。實踐證明，將EDA技術(shù)與醫(yī)學(xué)相結(jié)合，不僅能促進EDA技術(shù)的深入發(fā)展，而且能夠極大地推動醫(yī)學(xué)的進步。
關(guān)鍵字：醫(yī)學(xué) 應(yīng)用技術(shù) EDA 語言核心 VHDL

利用VHDL語言進行可變速彩燈控制器的設(shè)計

0引言硬件描述語言(HDL)是相對于一般的計算機軟件語言如C，Pascal而言的。HDL是用于設(shè)計硬件電子系...
關(guān)鍵字： VHDL FPGA CPLD 可變速彩燈控制器

共250條 12/17 |‹ « 8 9 10 11 12 13 14 15 16 17 »

vhdl 介紹

VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言。自IEEE公布了VHDL的標準版本，IEEE-1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。此后 [ 查看詳細 ]