verilog-hdl 文章最新資訊

淺淡邏輯設(shè)計(jì)的學(xué)習(xí)(二)

　　入門(mén)前　　剛才開(kāi)始接觸邏輯設(shè)計(jì)很多人會(huì)覺(jué)得很簡(jiǎn)單：因?yàn)関erilog的語(yǔ)法不多，半天就可以把書(shū)看完了。但是很快許多人就發(fā)現(xiàn)這個(gè)想法是錯(cuò)誤的，他們經(jīng)常埋怨綜合器怎么和自己的想法差別這么大：它竟然連用for循環(huán)寫(xiě)的一個(gè)計(jì)數(shù)器都不認(rèn)識(shí)! 　　相信上一段的經(jīng)歷大部分人都曾有，原因是做邏輯設(shè)計(jì)的思維和做軟件的很不相同，我們需要從電路的角度去考慮問(wèn)題。　　在這個(gè)過(guò)程中首先要明白的是軟件設(shè)計(jì)和邏輯設(shè)計(jì)的不同，并理解什么是硬件意識(shí)。　　軟件代碼的執(zhí)行是一個(gè)順序的過(guò)程，編繹以后的機(jī)器碼放在存儲(chǔ)器里，等著C
關(guān)鍵字：邏輯設(shè)計(jì) verilog D觸發(fā)器

基于Verilog HDL的SPWM全數(shù)字算法的FPGA實(shí)現(xiàn)

　　隨著信號(hào)處理技術(shù)及集成電路制造工藝的不斷發(fā)展，全數(shù)字化SPWM(正弦脈寬調(diào)制)算法在調(diào)速領(lǐng)域越來(lái)越受到青睞。實(shí)現(xiàn)SPWM控制算法的方法很多，其中模擬比較法因電路復(fù)雜、且不易與數(shù)字系統(tǒng)連接而很少采用;傳統(tǒng)的微處理器因不能滿(mǎn)足電機(jī)控制所要求的較高采樣頻率(≥1 kHz)而逐漸被高性能的DSP硬件系統(tǒng)所取代，但該系統(tǒng)成本高、設(shè)計(jì)復(fù)雜。與傳統(tǒng)方法相比，在現(xiàn)場(chǎng)可編程邏輯器件FPGA上產(chǎn)生一種新的SPWM控制算法，具有成本低、研發(fā)周期短、執(zhí)行速度高、可擴(kuò)展能力強(qiáng)等優(yōu)點(diǎn)。該技術(shù)進(jìn)一步推動(dòng)了變頻調(diào)速技術(shù)的發(fā)展。
關(guān)鍵字： Verilog HDL SPWM FPGA

ChipDesign ISE 11 設(shè)計(jì)工具視點(diǎn)

?　　作為一個(gè)負(fù)責(zé)FPGA?企業(yè)市場(chǎng)營(yíng)銷(xiāo)團(tuán)隊(duì)工作的人，我不得不說(shuō)，由于在工藝技術(shù)方面的顯著成就以及硅芯片設(shè)計(jì)領(lǐng)域的獨(dú)創(chuàng)性，F(xiàn)PGA?正不斷實(shí)現(xiàn)其支持片上系統(tǒng)設(shè)計(jì)的承諾。隨著每一代新產(chǎn)品的推出，F(xiàn)PGA?在系統(tǒng)中具有越來(lái)來(lái)越多的功能，可作為協(xié)處理器、DSP?引擎以及通信平臺(tái)等，在某些應(yīng)用領(lǐng)域甚至還可用作完整的片上系統(tǒng)?！　∫虼?，在摩爾定律的作用下，F(xiàn)PGA?產(chǎn)業(yè)的門(mén)數(shù)量不斷增加，性能與專(zhuān)門(mén)功能逐漸加強(qiáng)，使得?FPGA?在電子系統(tǒng)
關(guān)鍵字： xilinx FPGA VHDL Verilog

FPGA開(kāi)發(fā)基本流程及注意事項(xiàng)

本文是根據(jù)FPGA技術(shù)牛人歷年來(lái)的經(jīng)驗(yàn)所總結(jié)出來(lái)的關(guān)于FPGA開(kāi)發(fā)基本流程及注意事項(xiàng)基本介紹，希望給初學(xué)者丁點(diǎn)幫助。眾所周知，F(xiàn)PGA是可編程芯片，因此FPGA的設(shè)計(jì)方法包括硬件設(shè)計(jì)和軟件設(shè)計(jì)兩部分。硬件包括FPGA芯片電路、存儲(chǔ)器、輸入輸出接口電路以及其他設(shè)備，軟件即是相應(yīng)的HDL程序以及嵌入式C程序。
關(guān)鍵字： FPGA 嵌入式 SOC HDL

Verilog HDL設(shè)計(jì)進(jìn)階：有限狀態(tài)機(jī)的設(shè)計(jì)原理及其代

由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風(fēng)格的Verilog HDL 和VHDL的語(yǔ)法只是它們各自語(yǔ)言的一個(gè)子集。又由于HDL的可綜合性研究近年來(lái)非?；钴S，可綜合子集的國(guó)際標(biāo)準(zhǔn)目前尚未最后形
關(guān)鍵字： Verilog HDL 進(jìn)階代碼

Verilog HDL高級(jí)語(yǔ)法結(jié)構(gòu)―函數(shù)（function）

函數(shù)的目的是返回一個(gè)用于表達(dá)式的值。
1．函數(shù)定義語(yǔ)法function 返回值的類(lèi)型或范圍> (函數(shù)名);
端口說(shuō)明語(yǔ)句>
變量類(lèi)型說(shuō)明語(yǔ)句> begin
語(yǔ)句>
...
end
endfunction 請(qǐng)注
關(guān)鍵字： function Verilog HDL 函數(shù)

Verilog HDL高級(jí)語(yǔ)法結(jié)構(gòu)―任務(wù)（TASK）

如果傳給任務(wù)的變量值和任務(wù)完成后接收結(jié)果的變量已定義，就可以用一條語(yǔ)句啟動(dòng)任務(wù)。任務(wù)完成以后控制就傳回啟動(dòng)過(guò)程。如任務(wù)內(nèi)部有定時(shí)控制，則啟動(dòng)的時(shí)間可以與控制返回的時(shí)間不同。任務(wù)可以啟動(dòng)其他的任務(wù)，其他
關(guān)鍵字： Verilog TASK HDL

Verilog HDL硬件描述語(yǔ)言：task和function說(shuō)明語(yǔ)句

task和function說(shuō)明語(yǔ)句的區(qū)別task和function說(shuō)明語(yǔ)句分別用來(lái)定義任務(wù)和函數(shù)。利用任務(wù)和函數(shù)可以把一個(gè)很大的程序模塊分解成許多較小的任務(wù)和函數(shù)便于理解和調(diào)試。輸入、輸出和總線信號(hào)的值可以傳入或傳出任務(wù)和函
關(guān)鍵字： function Verilog task HDL

verilog HDL基礎(chǔ)教程之：實(shí)例3 數(shù)字跑表

實(shí)例的內(nèi)容及目標(biāo)1.實(shí)例的主要內(nèi)容本節(jié)通過(guò)Verilog HDL語(yǔ)言編寫(xiě)一個(gè)具有“百分秒、秒、分”計(jì)時(shí)功能的數(shù)字跑表，可以實(shí)現(xiàn)一個(gè)小時(shí)以?xún)?nèi)精確至百分之一秒的計(jì)時(shí)。數(shù)字跑表的顯示可以通過(guò)編寫(xiě)數(shù)碼管顯示程序來(lái)
關(guān)鍵字： verilog HDL 基礎(chǔ)教程實(shí)例

Verilog HDL基礎(chǔ)教程之：時(shí)序邏輯電路

在Verilog HDL語(yǔ)言中，時(shí)序邏輯電路使用always語(yǔ)句塊來(lái)實(shí)現(xiàn)。例如，實(shí)現(xiàn)一個(gè)帶有異步復(fù)位信號(hào)的D觸發(fā)器如下。例1：帶異步復(fù)位的D觸發(fā)器1。wire Din;wire clock,rst;reg Dout;always @ （posedge clock or negedge rs
關(guān)鍵字： Verilog HDL 基礎(chǔ)教程時(shí)序邏輯電路

Verilog HDL語(yǔ)言學(xué)前必知的基礎(chǔ)

Verilog HDL的歷史和進(jìn)展 1.什么是Verilog HDLVerilog HDL是硬件描述語(yǔ)言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。它允許設(shè)計(jì)者用它來(lái)進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。它是
關(guān)鍵字： Verilog HDL 基礎(chǔ)

Verilog HDL基礎(chǔ)教程之：賦值語(yǔ)句和塊語(yǔ)句

非阻塞賦值和阻塞賦值在Verilog HDL語(yǔ)言中，信號(hào)有兩種賦值方式：非阻塞(Non_Blocking)賦值方式和阻塞(Blocking)賦值方式。(1)非阻塞賦值方式。典型語(yǔ)句：b = a;① 塊結(jié)束后才完成賦值操作。② b的值并不是立刻就改
關(guān)鍵字： Verilog HDL 基礎(chǔ)教程

Verilog HDL基礎(chǔ)教程之：數(shù)據(jù)類(lèi)型和運(yùn)算符

常用數(shù)據(jù)類(lèi)型Verilog HDL中總共有19種數(shù)據(jù)類(lèi)型，數(shù)據(jù)類(lèi)型是用來(lái)表示數(shù)字電路硬件中的數(shù)據(jù)儲(chǔ)存和傳送元素的。在本書(shū)中，我們先只介紹4個(gè)最基本的數(shù)據(jù)類(lèi)型，它們分別是：reg型，wire型，integer型和parameter型。其他
關(guān)鍵字： Verilog HDL 基礎(chǔ)教程數(shù)據(jù)類(lèi)型

Verilog HDL基礎(chǔ)教程之：實(shí)例5 交通燈控制器

實(shí)例的內(nèi)容及目標(biāo) 1.實(shí)例的主要訓(xùn)練內(nèi)容本實(shí)例通過(guò)Verilog HDL語(yǔ)言設(shè)計(jì)一個(gè)簡(jiǎn)易的交通等控制器，實(shí)現(xiàn)一個(gè)具有兩個(gè)方向、共8個(gè)燈并具有時(shí)間倒計(jì)時(shí)功能的交通燈功能。2.實(shí)例目標(biāo)通過(guò)本實(shí)例，讀者應(yīng)達(dá)到下面的目標(biāo)。掌握
關(guān)鍵字： Verilog HDL 基礎(chǔ)教程實(shí)例

Verilog HDL基礎(chǔ)j教程之：程序基本結(jié)構(gòu)

Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言，也是一種結(jié)構(gòu)描述的語(yǔ)言。也就是說(shuō)，既可以用電路的功能描述，也可
關(guān)鍵字： Verilog HDL 基礎(chǔ) 程序