介紹一種基于FPGA的精密離心機光柵信號細分系統(tǒng)。說明了光柵信號的產生過程和基本處理方法，提出了一種綜合EDA技術與光柵莫爾條紋電子學細分技術的設計方案。通過VerilogHDL實現該系統(tǒng)的主要設計，并利用ISE軟件進行了仿真試驗。試驗表明,該系統(tǒng)具有捕捉速度快、跟蹤精度高、相位誤差小、成本低廉等特點。
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ISE 信號細分系統(tǒng) 光柵信號 FPGA
時鐘上升沿和下降沿之間的時序約束
周期約束可以自動計算兩個沿的的約束——包括調整非50%占空比的時鐘。
例：一個CLK時鐘周期約束為10ns，能夠應用5ns的約束到兩個寄存器之間。
不需要特定路徑應用到這個例子中。
相關時鐘域的約束
為一個時鐘進行周期約束——以這個周期約束確定相關的時鐘。
執(zhí)行工具將根據它們的關系來決定如何處理跨時鐘域。
DCM有多個輸出：
—&md
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ISE 時序約束
回顧全局OFFSET約束
在時鐘行中使用Pad-to-Setup和Clock-to-Pad列為所有出于該時鐘域的I/O路徑指定OFFSETs。
為大多數I/O路徑進行約束的最簡單方法——然而，這將會導致一個過約束的設計。
指定管腳的OFFSET約束
使用Pad-to-Setup和Clock-to-Pad列為每個I/O路徑指定OFFSETs。
這種約束方法適用于只有少數管腳需要不同的時序約束。
更常用的方法是：
1. 為Pads生成Gro
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ISE 時序約束
特定路徑時序約束
使用全局時序約束(PERIOD,OFFSET,PAD-TO-PDA)將約束整個設計
僅僅使用全局約束通常會導致過約束
——約束過緊
——編譯時間延長并且可能阻止實現時序目標
——通過綜合工具或者映射后時序報告重新審視性能評估
特定路徑約束能夠覆蓋全局時序約束在特定路徑上的約束
——這就允許設計者放寬特定路徑的時序要求
更多關于特定路徑約束
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ISE 時序約束
問題思考
在這個電路中哪些路徑是由OFFSET IN 和 OFFSET OUT來約束的?
問題解答：
——OFFSET IN：PADA to FLOP and PADB to RAM
——OFFSET OUT：LATCH to OUT1, LATCH to OUT2, and RAM to OUT1
問題思考
下面給出的系統(tǒng)框圖里，你將給出什么樣的約束值以使系統(tǒng)能夠跑到100MHz?
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ISE 時序約束
問題思考
哪些路徑是由CLK1進行周期約束?
哪些路徑是由pad-to-pad進行約束?
OFFSET約束
OFFSET約束覆蓋以下路徑：
——從input pads到同步單元(OFFSET IN)
——從同步單元到output pads(OFFSET OUT)
OFFSET約束特性
OFFSET約束自動計算時鐘分布延時
1. 提供最準確的時序信
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ISE 時序約束
問題思考
單一的全局約束可以覆蓋多延時路徑
如果箭頭是待約束路徑，那么什么是路徑終點呢?
所有的寄存器是否有一些共同點呢?
?
問題解答
什么是路徑終點呢?
——FLOP1,FLOP2,FLOP3,FLOP4,FLOP5。
所有的寄存器是否有一些共同點呢?
——它們共享一個時鐘信號，約束這個網絡的時序可以同時覆蓋約束這些相關寄存器間的延時路徑。
周期約束
周期約束覆蓋由參
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ISE 寄存器
從Xilinx公司推出FPGA二十多年來，研發(fā)工作大大提高了FPGA的速度和面積效率，縮小了FPGA與ASIC之間的差距，使FPGA成為實現數字電路的優(yōu)選平臺。今天，功耗日益成為FPGA供應商及其客戶關注的問題。
降低FPGA功耗是降低封裝和散熱成本、提高器件可靠性以及打開移動電子設備等新興市場之門的關鍵。
Xilinx在提供低功耗FPGA解決方案方面較有經驗。本文說明如何應用計算機輔助設計(CAD)技術，如Xilinx ISE(集成軟件環(huán)境)9.2i版本軟件使功能有效降低。
CMO
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FPGA ISE
6.9 典型實例12：增量式設計(Incremental Design)演示
6.9.1 實例的內容及目標
1.實例的主要內容
6.7節(jié)對增量式設計這一方法的基本概念和流程做了全面的介紹。本節(jié)將以一個具體的實例幫助讀者熟悉增量式設計的操作流程。
本實例的源代碼參見隨書光盤Example6.9。此程序為PC機通過串口向SRAM寫入數據，再由FPGA從SRAM中讀取數據通過串口將其送到PC機。
本實例的重點在于設計過程中是如何應用增量式設計的，而不是如何實現程序本身的功能。
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6.8 典型實例11：ChipScope功能演示
6.8.1 實例的內容及目標
1.實例的主要內容
本節(jié)通過一個簡單的計數器，使用ChipScope的兩種實現流程，基于Xilinx開發(fā)板完成設計至驗證的完整過程。本實例的工作環(huán)境如下。
· 設計軟件：ISE 7.1i。
· 綜合工具：ISE自帶的XST。
· 仿真軟件：ModelSim SE 5.8C。
· 在線調試：ChipScope Pro 8.2i。
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6.7 片上邏輯分析儀(ChipScope Pro)使用技巧
在FPGA的調試階段，傳統(tǒng)的方法在設計FPGA的PCB板時，保留一定數量的FPGA管腳作為測試管腳。在調試的時候將要測試的信號引到測試管腳，用邏輯分析儀觀察內部信號。
這種方法存在很多弊端：一是邏輯分析儀價格高昂，每個公司擁有的數量有限，在研發(fā)期間往往供不應求，影響進度;二是PCB布線后測試腳的數量就確定了，不能靈活地增加，當測試腳不夠用時會影響測試，測試管腳太多又影響PCB布局布線。
ChipScope Pro是ISE下
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6.6 增量式設計(Incremental Design)技巧
本節(jié)將對ISE下增量式設計做一個全面的介紹。FPGA作為一種現場可編程邏輯器件，其現場可重編程特性能夠提高調試速度。每次硬件工程師可以很方便地改變設計，重新進行綜合、實現、布局布線，并對整個設計重新編程。
然而當設計算法比較復雜時，每一次綜合、實現、布局布線需要花很長的時間。即使僅僅改變設計中的一點，也會使綜合編譯的時間成倍增加。而且更為麻煩的是如果整個工程的運行頻率很高，對時序的要求也很嚴格，這樣重新布線往往會造成整個時序錯
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6.5 編譯與仿真設計工程
編寫代碼完成之后，一個很重要的工作就是驗證代碼功能的正確性，這就需要對代碼進行編譯與仿真。編譯主要是為了檢查代碼是否存在語法錯誤，仿真主要為了驗證代碼實現的功能是否正確。
編譯和仿真設計工程在整個設計中占有很重要的地位。因為代碼功能不正確或代碼的編寫風格不好對后期的設計會有很大的影響，所以需要花很多時間在設計工程的仿真上。
在這一節(jié)中將通過一個具體的實例來介紹如何對編譯工程代碼以及如何使用ISE自帶的仿真工具ISE Simulator進行仿真。
1.
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FPGA ISE
6.4 創(chuàng)建設計工程
本節(jié)將重點講述如何在ISE下創(chuàng)建一個新的工程。要完成一個設計，第一步要做的就是新建一個工程。具體創(chuàng)建一個工程有以下幾個步驟。
(1)打開Project Navigator，啟動ISE集成環(huán)境。
ISE的啟動請參見6.2節(jié)。
(2)選擇“File”/“New Project”菜單項，啟動新建工程對話框。
會彈出如圖6.9的對話框。
如圖6.9所示，新建工程時需要設置工程名稱和新建工程的路徑，還要設置
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FPGA ISE
6.3 ISE軟件的設計流程
Xilinx公司的ISE軟件是一套用以開發(fā)Xilinx公司的FPGA&CPLD的集成開發(fā)軟件，它提供給用戶一個從設計輸入到綜合、布線、仿真、下載的全套解決方案，并很方便地同其他EDA工具接口。
其中，原理圖輸入用的是第三方軟件ECS;狀態(tài)圖輸入用的是StateCAD;HDL綜合可以使用Xilinx公司開發(fā)的XST、Synopsys公司開發(fā)的FPGA Express和Synplicity公司的Synplify/Synplify Pro等;測試激勵可以是圖
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FPGA Xilinx ISE
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