fpga-to-asic 文章最新資訊

基于FPGA的嵌入式以太網(wǎng)與Matlab通信系統(tǒng)設(shè)計(jì)

0引言近年來(lái)，隨著信息技術(shù)的發(fā)展，網(wǎng)絡(luò)化日加普遍，以太網(wǎng)被廣泛應(yīng)用到各個(gè)領(lǐng)域。例如在數(shù)據(jù)采集領(lǐng)域，一些小型...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

基于FPGA的多DSP紅外實(shí)時(shí)圖像處理系統(tǒng)

多處理器系統(tǒng)已廣泛應(yīng)用于高速信號(hào)處理領(lǐng)域，為提高系統(tǒng)性能，更好地發(fā)揮多處理器優(yōu)勢(shì)，介紹采用基于FPGA的多DSF架構(gòu)。利用FPGA作為數(shù)據(jù)調(diào)度核心，將處理器從繁雜的數(shù)據(jù)通信工作中解放出來(lái)，充分發(fā)揮了多處理器的并行工作能力，增強(qiáng)了系統(tǒng)的重構(gòu)和拓展性。該系統(tǒng)已應(yīng)用于工程實(shí)踐中，以一塊高密度電路板實(shí)現(xiàn)了從數(shù)據(jù)采集到圖像校正、圖像處理，以及圖像顯示的整個(gè)流程，能夠滿(mǎn)足對(duì)處理時(shí)間要求較高、較為復(fù)雜的圖像處理算法的要求。
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基于多相濾波的數(shù)字接收機(jī)的FPGA實(shí)現(xiàn)

摘要：給出了一種基于多相濾波的數(shù)字信道化接收機(jī)的實(shí)現(xiàn)方法，系統(tǒng)的處理帶寬為875 MHz，解決了高速ADC與FPGA處理速度之間的矛盾。為了克服信道化接收機(jī)的接收盲區(qū)，采用信道重疊的方法，連續(xù)覆蓋瞬時(shí)帶寬。在信道化
關(guān)鍵字： FPGA 多相濾波數(shù)字接收機(jī)

賽靈思收購(gòu)美國(guó)AutoESL設(shè)計(jì)科技A

　　全球可編程平臺(tái)領(lǐng)導(dǎo)廠商賽靈思公司(Xilinx, Inc)宣布收購(gòu)高層綜合技術(shù)領(lǐng)先公司美國(guó)AutoESL設(shè)計(jì)科技有限公司。　　通過(guò)增加高層綜合技術(shù)，賽靈思進(jìn)一步擴(kuò)展了其技術(shù)基礎(chǔ)和產(chǎn)品組合，使得公司能夠把可編程平臺(tái)的優(yōu)勢(shì)帶給更廣泛的企業(yè)用戶(hù)群體，即那些習(xí)慣用 C、C++ 和 System C 語(yǔ)言進(jìn)行高層抽象設(shè)計(jì)的系統(tǒng)架構(gòu)師和硬件設(shè)計(jì)人員。同時(shí)，這也將使得賽靈思可以滿(mǎn)足客戶(hù)對(duì)工具日益提高的需求，支持電子系統(tǒng)級(jí) (ESL) 設(shè)計(jì)方法，滿(mǎn)足當(dāng)今現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA) 領(lǐng)域復(fù)雜的設(shè)計(jì)需求。　　
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基于FPGA的智能營(yíng)區(qū)防沖擊系統(tǒng)設(shè)計(jì)

摘要：為提高安防措施，延緩不法分子動(dòng)作，確保營(yíng)區(qū)安全，提出一種營(yíng)區(qū)智能防沖擊系統(tǒng)解決方案。該方案以移動(dòng)物體的外形形狀、車(chē)牌信息、車(chē)輛速度為輸入特征，采用虛擬線圈感應(yīng)、車(chē)牌識(shí)別、車(chē)輛測(cè)速、系統(tǒng)控制等方法
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基于FPGA和NiosII的逆變焊接電源控制器

摘要：設(shè)計(jì)了基于FPGA和NioslI軟核的全數(shù)字逆變焊接電源控制器，采用變參數(shù)PID和改進(jìn)的I-I型雙閉環(huán)電流-弧長(zhǎng)控制策略，并應(yīng)用于數(shù)字化MIG焊接電源系統(tǒng)中。介紹了該電源控制器各模塊的功能及設(shè)計(jì)方案，分析了MIG焊接電
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基于PCI接口芯片外擴(kuò)FIFO的FPGA實(shí)現(xiàn)

作者：張志安陳荷娟0.引言目前，計(jì)算機(jī)上的系統(tǒng)總線常見(jiàn)的有ISA總線、PCI總線以及VXI總線等。在實(shí)際應(yīng)...
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基于FPGA的MIII總線與RS422通信協(xié)議轉(zhuǎn)換板的設(shè)計(jì)

引言機(jī)載數(shù)據(jù)總線在飛機(jī)上的地位非常重要。機(jī)載總線轉(zhuǎn)換板則是為計(jì)算機(jī)與機(jī)載設(shè)備之間的連接提供的硬件基...
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FPGA設(shè)計(jì)工具淺談

作為一個(gè)負(fù)責(zé)FPGA企業(yè)市場(chǎng)營(yíng)銷(xiāo)團(tuán)隊(duì)工作的人，我不得不說(shuō)，由于在工藝技術(shù)方面的顯著成就以及硅芯片設(shè)計(jì)領(lǐng)域的獨(dú)...
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FPGA硬件電路的調(diào)試

FPGA硬件電路的調(diào)試在調(diào)試FPGA電路時(shí)要遵循必須的原則和技巧，才能降低調(diào)試時(shí)間，防止誤操作損壞電路。通常情...
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FIR濾波器的FPGA實(shí)現(xiàn)方法

為了給實(shí)際應(yīng)用中選擇合適FIR濾波器的FPGA實(shí)現(xiàn)結(jié)構(gòu)提供參考，首先從FIR數(shù)字濾波器的基本原理出發(fā)，分析了FIR濾波器的結(jié)構(gòu)特點(diǎn)，然后分別介紹了基于FPGA的FIR濾波器的串行、并行、轉(zhuǎn)置型、FFT型和分布式結(jié)構(gòu)型的實(shí)現(xiàn)方法，對(duì)于各種實(shí)現(xiàn)的結(jié)構(gòu)做了分析、比較以及優(yōu)化處理，特別是對(duì)基于FFT的FIR濾波器與傳統(tǒng)卷積結(jié)構(gòu)進(jìn)行了精確的數(shù)值計(jì)算比較，最后得出滿(mǎn)足于低階或高階的各種FIR濾波器實(shí)現(xiàn)結(jié)構(gòu)的適用范圍及其優(yōu)缺點(diǎn)，并針對(duì)實(shí)際工程應(yīng)用提出了下一步需解決的問(wèn)題。
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基于FPGA的24×24位低功耗乘法器的設(shè)計(jì)

通過(guò)對(duì)現(xiàn)有編碼算法的改進(jìn)，提出一種新的編碼算法，它降低功耗的方法是通過(guò)減少部分積的數(shù)量來(lái)實(shí)現(xiàn)的。因?yàn)槌朔ㄆ鞯倪\(yùn)算主要是部分積的相加，因此，減少部分積的數(shù)量可以降低乘法器中加法器的數(shù)量，從而實(shí)現(xiàn)功耗的減低。在部分積的累加過(guò)程中．又對(duì)用到的傳統(tǒng)全加器和半加器進(jìn)行了必要的改進(jìn)，避免了CMOS輸入信號(hào)不必要的翻轉(zhuǎn)，從而降低了乘法器的動(dòng)態(tài)功耗。通過(guò)在Altera公司的FPGA芯片EP2CTOF896C中進(jìn)行功耗測(cè)試，給出了測(cè)試結(jié)果，并與現(xiàn)有的兩種編碼算法進(jìn)行了比較。功耗分別降低3．5％和8．4％。
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基于FPGA的多時(shí)鐘片上網(wǎng)絡(luò)設(shè)計(jì)

本文介紹了一個(gè)基于FPGA 的高效率多時(shí)鐘的虛擬直通路由器，通過(guò)優(yōu)化中央仲裁器和交叉點(diǎn)矩陣，以爭(zhēng)取較小面積和更高的性能。同時(shí)，擴(kuò)展路由器運(yùn)作在獨(dú)立頻率的多時(shí)鐘NoC 架構(gòu)中，并在一個(gè)3×3Mesh 的架構(gòu)下實(shí)驗(yàn)，分析其性能特點(diǎn)，比較得出多時(shí)鐘片上網(wǎng)絡(luò)具有更高的性能。
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基于DSP Builder數(shù)字信號(hào)處理器的FPGA設(shè)計(jì)

針對(duì)使用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)存在的問(wèn)題，提出一種基于FPGA并采用DSP BuildIer作為設(shè)計(jì)工具的數(shù)字信號(hào)處理器設(shè)計(jì)方法。并按照Matlab／Simulink／DSP Builder／QuartusⅡ設(shè)計(jì)流程，設(shè)計(jì)了一個(gè)12階FIR低通數(shù)字濾波器，通過(guò)Quaxtus時(shí)序仿真及嵌入式邏輯分析儀signalTapⅡ硬件測(cè)試對(duì)設(shè)計(jì)進(jìn)行了驗(yàn)證。結(jié)果表明，所設(shè)計(jì)的FIR濾波器功能正確，性能良好。
關(guān)鍵字： Builder FPGA DSP 數(shù)字信號(hào)處理器

采用MAX II器件實(shí)現(xiàn)FPGA設(shè)計(jì)安全解決方案

　本文提供的解決方案可防止FPGA設(shè)計(jì)被拷貝，即使配置比特流被捕獲，也可以保證FPGA設(shè)計(jì)的安全性。通過(guò)在握手令牌由MAX II器件傳送給FPGA之前，禁止用戶(hù)設(shè)計(jì)功能來(lái)實(shí)現(xiàn)這種安全性。選用MAX II器件來(lái)產(chǎn)生握手令牌，這是因?yàn)樵撈骷哂蟹且资?，關(guān)電時(shí)可保持配置數(shù)據(jù)。而且，對(duì)于這種應(yīng)用，MAX II器件是最具成本效益的CPLD。本文還介紹了采用這種方案的一個(gè)參考設(shè)計(jì)。
關(guān)鍵字： FPGA MAX 器件方案